JPS6313377A - Ｌｄｄ型電界効果トランジスタの製造方法 - Google Patents
Ｌｄｄ型電界効果トランジスタの製造方法Info
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- JPS6313377A JPS6313377A JP15723186A JP15723186A JPS6313377A JP S6313377 A JPS6313377 A JP S6313377A JP 15723186 A JP15723186 A JP 15723186A JP 15723186 A JP15723186 A JP 15723186A JP S6313377 A JPS6313377 A JP S6313377A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＤＤ型電界効果トランジスタの製造方法に関
する。
する。
従来、ＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉ
ｎ）構造を有する電界効果トランジスタ（以下ＬＤＤ型
ＦＥＴと記す）の製造は、ゲート電極側面に形成した絶
縁膜からなるマスクを用いる方法により行なわれていた
。以下第２図（ａ）〜（ｃ）を用いて説明する。
ｎ）構造を有する電界効果トランジスタ（以下ＬＤＤ型
ＦＥＴと記す）の製造は、ゲート電極側面に形成した絶
縁膜からなるマスクを用いる方法により行なわれていた
。以下第２図（ａ）〜（ｃ）を用いて説明する。
まず、第２図（ａ＞に示すように、シリコン基板１上に
フィール乍酸化膜２を形成したのち、このフィールド酸
化膜２に囲まれた能動領域にゲート酸化膜３を形成する
。続いて、このゲート酸化膜３上にポリシリコン等から
なるゲート電極１４を形成したのち、全面にＰＳＧ膜１
０を形成する。
フィール乍酸化膜２を形成したのち、このフィールド酸
化膜２に囲まれた能動領域にゲート酸化膜３を形成する
。続いて、このゲート酸化膜３上にポリシリコン等から
なるゲート電極１４を形成したのち、全面にＰＳＧ膜１
０を形成する。
次に第２図（ｂ）に示すように、ＰＳＧ膜１０を異方性
ドライエツチング法によりエツチングすると、ゲート電
極１４の側面にＰＳＧ膜１０Ａが残る。続いてゲート電
極１４及びＰＳＧ膜１０Ａをマスクとしホウ素（Ｂ）を
高濃度にイオン注入し、能動領域にＰ＋型ソース・ドレ
イン領域７を形成する。
ドライエツチング法によりエツチングすると、ゲート電
極１４の側面にＰＳＧ膜１０Ａが残る。続いてゲート電
極１４及びＰＳＧ膜１０Ａをマスクとしホウ素（Ｂ）を
高濃度にイオン注入し、能動領域にＰ＋型ソース・ドレ
イン領域７を形成する。
次に第２図（ｃ）に示すように、ゲート電極１４側面の
ＰＳＧ膜１０Ａを選択的に除去したのち、再度ホウ素を
低濃度にイオン注入し、Ｐ−型ソース・ドレイン領域７
Ａを形成することによりＬＤＤ型ＦＥＴが形成される。
ＰＳＧ膜１０Ａを選択的に除去したのち、再度ホウ素を
低濃度にイオン注入し、Ｐ−型ソース・ドレイン領域７
Ａを形成することによりＬＤＤ型ＦＥＴが形成される。
しかしながら上述した従来のＬＤＤ型ＦＥＴの製造方法
では、異方性ドライエツチング法によりＰＳＧ膜１０を
エツチングするために、ソース・ドレイン領域が損傷を
受け、ＦＥＴの長期的な信頼性に乏しいという問題点が
あった。
では、異方性ドライエツチング法によりＰＳＧ膜１０を
エツチングするために、ソース・ドレイン領域が損傷を
受け、ＦＥＴの長期的な信頼性に乏しいという問題点が
あった。
本発明の目的は上記問題点を除去し、信頼性の向上した
しｌ） Ｄ型電界効果）ヘランジスタの製造方法を提供
することにある。
しｌ） Ｄ型電界効果）ヘランジスタの製造方法を提供
することにある。
［、問題点を解決するだめの手段〕
本発明のＬＤＤ型電界効果トランジスタの製造方法は、
半４９木基板表面にゲート酸化膜とシリコン層とホトレ
ジスト層とを順次形成する工程と、前記ホＩ−レジスＩ
・層をパターニングしゲート電極形成用の第１のマスク
を形成したのち前記シリコン層に不純物を導入するか又
はシリコン層を非晶質（ヒする工程と、前記第１のマス
クを除去したのも第１のマスク形成位置に、ホトレジス
ト層よりなりかり第１のマスクより大きな第２のマスク
を形成する工程と、前記第２のマスクを用い前記シリコ
ン層を等方性エッチ〉・グ法によりエツチングしデー１
〜電極を形成する工程と、前記デー１〜電極及び前記第
２のマスクを用い不純物をイオン注入１、前記半導体基
板表面に不純物濃度の高いソース・トレイン領域を形成
する工程と、前記第２のマスクを除去したのち不純物を
イオン注入し不純物濃度の低いソース・ドレイン領域を
形成する工程とを含んで構成される。
半４９木基板表面にゲート酸化膜とシリコン層とホトレ
ジスト層とを順次形成する工程と、前記ホＩ−レジスＩ
・層をパターニングしゲート電極形成用の第１のマスク
を形成したのち前記シリコン層に不純物を導入するか又
はシリコン層を非晶質（ヒする工程と、前記第１のマス
クを除去したのも第１のマスク形成位置に、ホトレジス
ト層よりなりかり第１のマスクより大きな第２のマスク
を形成する工程と、前記第２のマスクを用い前記シリコ
ン層を等方性エッチ〉・グ法によりエツチングしデー１
〜電極を形成する工程と、前記デー１〜電極及び前記第
２のマスクを用い不純物をイオン注入１、前記半導体基
板表面に不純物濃度の高いソース・トレイン領域を形成
する工程と、前記第２のマスクを除去したのち不純物を
イオン注入し不純物濃度の低いソース・ドレイン領域を
形成する工程とを含んで構成される。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チ・ツブの断面図である。
めの工程順に示した半導体チ・ツブの断面図である。
まず第１図（ａ）に示すように、シリコン基板１表面に
フィールド酸化ｙ！Ａ２を形成したのち、全面にゲート
酸化膜３と厚さ４０００人のポリシリコン層４とホトレ
ジスト層とを順次形成し、ホトレジスｉ・層をパターニ
ングしてゲート電極形成用の第１のマスク５を形成する
。続いてこの第１のマスク５を用い不純物としてリン（
Ｐ）をイオン注入する。このリンの注入により第１のマ
スク５の下部以外のポリシリコン層４はＮ＋型ポリシリ
コン層４Ａとなりエツチングされやすくなる。尚、不純
物をイオン注入する代りに、例えばアルゴンを５０ ｋ
ｅ ’ｖ’でイオン注入し、ポリシリコン層４を非晶
質化してもよい。
フィールド酸化ｙ！Ａ２を形成したのち、全面にゲート
酸化膜３と厚さ４０００人のポリシリコン層４とホトレ
ジスト層とを順次形成し、ホトレジスｉ・層をパターニ
ングしてゲート電極形成用の第１のマスク５を形成する
。続いてこの第１のマスク５を用い不純物としてリン（
Ｐ）をイオン注入する。このリンの注入により第１のマ
スク５の下部以外のポリシリコン層４はＮ＋型ポリシリ
コン層４Ａとなりエツチングされやすくなる。尚、不純
物をイオン注入する代りに、例えばアルゴンを５０ ｋ
ｅ ’ｖ’でイオン注入し、ポリシリコン層４を非晶
質化してもよい。
次に第１図（ｂ）に示すように、第１のマスク５を除去
したのち、この第１のマスク５の位置に第１のマスク５
より大きな第２のマスク６をホＩ・レジストを用いて形
成する。
したのち、この第１のマスク５の位置に第１のマスク５
より大きな第２のマスク６をホＩ・レジストを用いて形
成する。
次に第１図（ｃ）に示すように、第２のマスク６を用い
てＮ＋型ポリシリコン層４Ａを等方性ドライエツチング
法又は酸系エツチング溶液を用いるウェットエツチング
法によりエツチングする。
てＮ＋型ポリシリコン層４Ａを等方性ドライエツチング
法又は酸系エツチング溶液を用いるウェットエツチング
法によりエツチングする。
このエツチングによりＮ＋型ポリシリコン層４Ａは除去
され、第２のマスク６の下部にポリシリコン層４からな
るゲート電極４Ｂが精度よく形成される。続いてホウ素
を高濃度にイオン注入することにより能動領域にＰ＋型
ソース・ドレイン領域７念形成する。
され、第２のマスク６の下部にポリシリコン層４からな
るゲート電極４Ｂが精度よく形成される。続いてホウ素
を高濃度にイオン注入することにより能動領域にＰ＋型
ソース・ドレイン領域７念形成する。
次に第１図（ｄ）に示すように、第２のマスク６ご除去
したのち、再びホウ素を低濃度にイオン注入し、Ｐ−型
ソース・ドレイン領域７Ａを形成することによりＬＤＤ
構造のソース・トレイン領域が形成される。
したのち、再びホウ素を低濃度にイオン注入し、Ｐ−型
ソース・ドレイン領域７Ａを形成することによりＬＤＤ
構造のソース・トレイン領域が形成される。
以下従来技術により、層間絶縁膜を形成したのち、コン
タクト孔、電極配線等を形成することによりＬＤＤ型Ｆ
ＥＴが完成する。
タクト孔、電極配線等を形成することによりＬＤＤ型Ｆ
ＥＴが完成する。
このように本実施例においては、マスクやゲート電極４
Ｂの形成に等方性ドライエツチング法やウェットエツチ
ング法を用いているなめに、従来のように異方性ドライ
エツチング法を用いる場合に比べ能動領域に与える損傷
は少なくなる。
Ｂの形成に等方性ドライエツチング法やウェットエツチ
ング法を用いているなめに、従来のように異方性ドライ
エツチング法を用いる場合に比べ能動領域に与える損傷
は少なくなる。
尚、上記実施例においてはゲート電極を形成するための
シリコン層としてポリシリコンを用いた場合について説
明したが、単結晶シリコンであってもよいことは勿論で
ある。
シリコン層としてポリシリコンを用いた場合について説
明したが、単結晶シリコンであってもよいことは勿論で
ある。
以上説明したように本発明は、不純物濃度の高いソース
・ドレイン領域及び不純！ｔｋ濃度の低いソース・ドレ
イン領域を形成する為に用いるマスクやゲー■〜電極の
形成に、等方性エツチング法を用いることにより、従来
に比ベソース・ドレイン領域に与える損傷を少くできる
効果があるため、信顆性の向上したＬＤＤ型電界効果ト
ランジスタの・製造方法が？１＋ｒられる。
・ドレイン領域及び不純！ｔｋ濃度の低いソース・ドレ
イン領域を形成する為に用いるマスクやゲー■〜電極の
形成に、等方性エツチング法を用いることにより、従来
に比ベソース・ドレイン領域に与える損傷を少くできる
効果があるため、信顆性の向上したＬＤＤ型電界効果ト
ランジスタの・製造方法が？１＋ｒられる。
第１図（ａ）〜（（」）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図、第２図（
ａ）〜（Ｃ）は従来のＬＤＤ型電界効果トランジスタの
製造方法を説明するための工程順に示した半導体チップ
の断面図である。 ■・・シリコン基板、２・・・フィールド酸化膜、３・
・・ゲート酸化膜、４・・・ポリシリコン層、４Ａ・・
・Ｎ′型ポリシリコン層、４Ｂ・・・ゲート電極、５・
・・第１のマスク、６・・・第２のマスク、７・・・Ｐ
＋型ソース・ドレイン領域、７Ａ・・Ｐ−型ソース・ド
レイン領域、１０．ＩＯＡ・・・ＰＳＧ膜、１４・・・
ゲート電極。
ための工程順に示した半導体チップの断面図、第２図（
ａ）〜（Ｃ）は従来のＬＤＤ型電界効果トランジスタの
製造方法を説明するための工程順に示した半導体チップ
の断面図である。 ■・・シリコン基板、２・・・フィールド酸化膜、３・
・・ゲート酸化膜、４・・・ポリシリコン層、４Ａ・・
・Ｎ′型ポリシリコン層、４Ｂ・・・ゲート電極、５・
・・第１のマスク、６・・・第２のマスク、７・・・Ｐ
＋型ソース・ドレイン領域、７Ａ・・Ｐ−型ソース・ド
レイン領域、１０．ＩＯＡ・・・ＰＳＧ膜、１４・・・
ゲート電極。
Claims (1)
- 半導体基板表面にゲート酸化膜とシリコン層とホトレ
ジスト層とを順次形成する工程と、前記ホトレジスト層
をパターニングしゲート電極形成用の第１のマスクを形
成したのち前記シリコン層に不純物を導入するか又はシ
リコン層を非晶質化する工程と、前記第１のマスクを除
去したのち該第１のマスク形成位置に、ホトレジスト層
よりなりかつ第１のマスクより大きな第２のマスクを形
成する工程と、前記第２のマスクを用い前記シリコン層
を等方性エッチング法によりエッチングしゲート電極を
形成する工程と、前記ゲート電極及び前記第２のマスク
を用い不純物をイオン注入し前記半導体基板表面に不純
物濃度の高いソース・ドレイン領域を形成する工程と、
前記第２のマスクを除去したのち不純物をイオン注入し
不純物濃度の低いソース・ドレイン領域を形成する工程
とを含むことを特徴とするＬＤＤ型電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15723186A JPS6313377A (ja) | 1986-07-03 | 1986-07-03 | Ｌｄｄ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15723186A JPS6313377A (ja) | 1986-07-03 | 1986-07-03 | Ｌｄｄ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313377A true JPS6313377A (ja) | 1988-01-20 |
Family
ID=15645099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15723186A Pending JPS6313377A (ja) | 1986-07-03 | 1986-07-03 | Ｌｄｄ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5947221A (en) * | 1996-07-24 | 1999-09-07 | Denso Corporation | Vehicular motion controlling system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5293279A (en) * | 1976-02-02 | 1977-08-05 | Nec Corp | Forming method for silicon gate electrode |
| JPS5491068A (en) * | 1977-12-28 | 1979-07-19 | Nec Corp | Manufacture of semiconductor device |
-
1986
- 1986-07-03 JP JP15723186A patent/JPS6313377A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5293279A (en) * | 1976-02-02 | 1977-08-05 | Nec Corp | Forming method for silicon gate electrode |
| JPS5491068A (en) * | 1977-12-28 | 1979-07-19 | Nec Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5947221A (en) * | 1996-07-24 | 1999-09-07 | Denso Corporation | Vehicular motion controlling system |
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