JPH04139834A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04139834A JPH04139834A JP26433290A JP26433290A JPH04139834A JP H04139834 A JPH04139834 A JP H04139834A JP 26433290 A JP26433290 A JP 26433290A JP 26433290 A JP26433290 A JP 26433290A JP H04139834 A JPH04139834 A JP H04139834A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＬＤ Ｄ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）ｍ造のＭ
ＯＳＦＥＴを有する半導体装置の製造方法に関する。
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）ｍ造のＭ
ＯＳＦＥＴを有する半導体装置の製造方法に関する。
微細化ＭＯ３ＦＥＴの高信頼性を得るためにド第２図（
ａ）〜（ｃ）は従来の半導体装置の製造方法を説明する
ための工程順に示した半導体チップの断面図である。
ａ）〜（ｃ）は従来の半導体装置の製造方法を説明する
ための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、ｐ型シリコン基板１の一生
面に選択的に酸化ケイ素膜２を設けて素子形成領域を区
画し、素子形成領域の表面を熱酸化してゲート酸化膜３
を形成する。次に、ゲート酸化膜３の上に多結晶シリコ
ン膜を堆積して選択的にエツチングしゲート電極４を設
ける。次に、ゲート電極４及び酸化ケイ素膜２をマスク
とじてリンイオンをイオン注入し、ｎ型の低濃度のソー
ス・ドレイン領域８を形成する。
面に選択的に酸化ケイ素膜２を設けて素子形成領域を区
画し、素子形成領域の表面を熱酸化してゲート酸化膜３
を形成する。次に、ゲート酸化膜３の上に多結晶シリコ
ン膜を堆積して選択的にエツチングしゲート電極４を設
ける。次に、ゲート電極４及び酸化ケイ素膜２をマスク
とじてリンイオンをイオン注入し、ｎ型の低濃度のソー
ス・ドレイン領域８を形成する。
次に、第２図（ｂ）に示すように、ゲート電極４を含む
表面に酸化ケイ素膜を堆積してエッチバックしグー１〜
電極４の側面にのみ酸化ケイ素膜を残してゲート側壁層
５を形成する。次に、熱酸化により素子形成領域及びゲ
ート電ｉＦｆ！４の上に酸化ケイ素膜６を設ける。次に
、ゲート電極４とゲート側壁層５及び酸化ケイ素膜２を
マスクとしてヒ素イオンをイオン注入し、ｎ型の高濃度
ソース・ドレイン領域７を形成する。
表面に酸化ケイ素膜を堆積してエッチバックしグー１〜
電極４の側面にのみ酸化ケイ素膜を残してゲート側壁層
５を形成する。次に、熱酸化により素子形成領域及びゲ
ート電ｉＦｆ！４の上に酸化ケイ素膜６を設ける。次に
、ゲート電極４とゲート側壁層５及び酸化ケイ素膜２を
マスクとしてヒ素イオンをイオン注入し、ｎ型の高濃度
ソース・ドレイン領域７を形成する。
次に、第２図（ｃ）に示すように、全面にＰＳＧ膜９を
堆積してコンタクト孔を設け、コンタクト孔を含む表面
に金属膜を堆積させて選択的にエツチングし、高濃度ソ
ース・ドレイン領域７と接続しＰＳＧ膜９の上に延在す
る金属配線１０を形成し、ｎヂャネルＭＯ８ＦＥＴを構
成する。
堆積してコンタクト孔を設け、コンタクト孔を含む表面
に金属膜を堆積させて選択的にエツチングし、高濃度ソ
ース・ドレイン領域７と接続しＰＳＧ膜９の上に延在す
る金属配線１０を形成し、ｎヂャネルＭＯ８ＦＥＴを構
成する。
この従来の半導体装置の製造方法は、ゲート電極に整合
させた低濃度ソース・ドレイン領域を形成した後、ゲー
ト電極の側面にゲート側壁層を形成し、ゲート側壁層に
整合させた高濃度ソース・ドレイン領域を形成する為、
ＭＯＳＦＥＴの実効チャネル長はゲート電極の寸法と低
濃度ソース・ドレイン領域を形成する為のイオン注入後
の熱処理工程による不純物の横方内法がりによって定ま
る。また、低濃度ソース・ドレイン領域の横方内法がり
は、ゲート電極と低濃度ソース・トレイン領域との重な
りを生じ、ゲート電極容量の増加を生む。従って、実行
チヤネル長を決定する要因に不純物の熱拡散による横方
内法がりがあることは、結果的にゲート電極の寸法を、
所望の実効チャネル長に対して大きくする必要があり、
集積度の低下をまねく問題があった。また、ゲート電極
容量の増加は、トランジスタの過渡応答特性が劣化する
ことになり、信号処理スピードが低下する問題があった
。
させた低濃度ソース・ドレイン領域を形成した後、ゲー
ト電極の側面にゲート側壁層を形成し、ゲート側壁層に
整合させた高濃度ソース・ドレイン領域を形成する為、
ＭＯＳＦＥＴの実効チャネル長はゲート電極の寸法と低
濃度ソース・ドレイン領域を形成する為のイオン注入後
の熱処理工程による不純物の横方内法がりによって定ま
る。また、低濃度ソース・ドレイン領域の横方内法がり
は、ゲート電極と低濃度ソース・トレイン領域との重な
りを生じ、ゲート電極容量の増加を生む。従って、実行
チヤネル長を決定する要因に不純物の熱拡散による横方
内法がりがあることは、結果的にゲート電極の寸法を、
所望の実効チャネル長に対して大きくする必要があり、
集積度の低下をまねく問題があった。また、ゲート電極
容量の増加は、トランジスタの過渡応答特性が劣化する
ことになり、信号処理スピードが低下する問題があった
。
本発明の半導体装置の製造方法は、−導電型半導体基板
上に選択的に絶縁膜を設けて素子形成領域を区画し素子
形成領域の表面にゲート酸化膜を形成する工程と、前記
ゲート酸化膜上に選択的にゲート電極を設け前記ゲート
電極の側面にゲート側壁層を設ける工程と、前記ゲーＩ
・電極及びゲート側壁層をマスクとして前記素子形成領
域に逆導電型高濃度不純物をイオン注入して高濃度ソー
ス・ドレイン領域を形成する工程と、前記ゲート側壁層
を除去した後ゲート電極をマスクとして前記素子形成領
域に逆導電型低濃度不純物をイオン注入し前記高濃度ソ
ース・ドレイン領域と接続する低濃度ソース・トレイン
領域を形成する工程とを含んで構成される。
上に選択的に絶縁膜を設けて素子形成領域を区画し素子
形成領域の表面にゲート酸化膜を形成する工程と、前記
ゲート酸化膜上に選択的にゲート電極を設け前記ゲート
電極の側面にゲート側壁層を設ける工程と、前記ゲーＩ
・電極及びゲート側壁層をマスクとして前記素子形成領
域に逆導電型高濃度不純物をイオン注入して高濃度ソー
ス・ドレイン領域を形成する工程と、前記ゲート側壁層
を除去した後ゲート電極をマスクとして前記素子形成領
域に逆導電型低濃度不純物をイオン注入し前記高濃度ソ
ース・ドレイン領域と接続する低濃度ソース・トレイン
領域を形成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は、本発明の一実施例を説明する
ための工・程順に示した半導体チップの断面図である。
ための工・程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
の一主面に選択的に設けた窒化ケイ素膜を耐酸化マスク
としてシリコン基板１を熱酸化し、酸化ケイ素膜２を約
０．５μｍの厚さに形成して素子形成領域を区画する。
の一主面に選択的に設けた窒化ケイ素膜を耐酸化マスク
としてシリコン基板１を熱酸化し、酸化ケイ素膜２を約
０．５μｍの厚さに形成して素子形成領域を区画する。
次に、耐酸化マスクとして使用した窒化ケイ素膜を６０
℃程度に加熱したリン酸で除去した後、素子形成領域の
表面の熱酸化し、約２０ｎｍの厚さのゲート酸化膜３を
形成する。次に、ゲート酸化膜３を含む表面にリンを拡
散した多結晶シリコン膜をＣＶＤ法により０１４８ｍの
厚さに堆積させ、選択的にエツチングしてゲート電極４
を形成する。次に、ゲート電極４を含む表面に酸化ケイ
素膜をＣＶＤ法により、約０．２μｍの厚さに堆積する
。これにより堆積された酸化ケイ素膜は、ゲート電極４
の側面に対して垂直方向、即ちシリコン基板１の表面に
対して水平方向にも堆積する為、ゲート電極４の側面の
シリコン基板１の表面に対して垂直方向の膜厚は、ゲー
ト電極４の膜厚と同等か、それ以上の厚さとなる。よっ
て、本実施例の場合、ゲート電極の側面のＣＶＤ法によ
って堆積された酸化ケイ素膜の厚さは、約０．４〜０．
４５μｍとなる。次に、全面を異方性エツチングにより
、エッチバックしてグー１〜電極４の側面にのみ、酸化
ケイ素膜を残しゲート側壁層５を形成する。ゲート側壁
層５を形成する為の異方性エツチングにより素子形成領
域−トのグーＩ・酸化膜３も同時にエツチング除去され
る。次に、イオン注入を行なう場合のシリコン基板の緩
衝膜として、素子形成領域の表面に４０ｎｍの厚さの熱
酸化膜６を形成する。
℃程度に加熱したリン酸で除去した後、素子形成領域の
表面の熱酸化し、約２０ｎｍの厚さのゲート酸化膜３を
形成する。次に、ゲート酸化膜３を含む表面にリンを拡
散した多結晶シリコン膜をＣＶＤ法により０１４８ｍの
厚さに堆積させ、選択的にエツチングしてゲート電極４
を形成する。次に、ゲート電極４を含む表面に酸化ケイ
素膜をＣＶＤ法により、約０．２μｍの厚さに堆積する
。これにより堆積された酸化ケイ素膜は、ゲート電極４
の側面に対して垂直方向、即ちシリコン基板１の表面に
対して水平方向にも堆積する為、ゲート電極４の側面の
シリコン基板１の表面に対して垂直方向の膜厚は、ゲー
ト電極４の膜厚と同等か、それ以上の厚さとなる。よっ
て、本実施例の場合、ゲート電極の側面のＣＶＤ法によ
って堆積された酸化ケイ素膜の厚さは、約０．４〜０．
４５μｍとなる。次に、全面を異方性エツチングにより
、エッチバックしてグー１〜電極４の側面にのみ、酸化
ケイ素膜を残しゲート側壁層５を形成する。ゲート側壁
層５を形成する為の異方性エツチングにより素子形成領
域−トのグーＩ・酸化膜３も同時にエツチング除去され
る。次に、イオン注入を行なう場合のシリコン基板の緩
衝膜として、素子形成領域の表面に４０ｎｍの厚さの熱
酸化膜６を形成する。
この時、ゲート電極４の表面も酸化され酸化ケイ素膜６
が同時に形成される。ついで、ヒ素イオンを、加速エネ
ルギー７０ｋｅＶ、ドーズ量５×］、０１５ｃｍ〜２で
イオン注入しｎ型の高濃度ソース・ドレイン領域７を形
成する。
が同時に形成される。ついで、ヒ素イオンを、加速エネ
ルギー７０ｋｅＶ、ドーズ量５×］、０１５ｃｍ〜２で
イオン注入しｎ型の高濃度ソース・ドレイン領域７を形
成する。
次に、第１１′２Ｉ（ｂ）に示すように、希釈された弗
化水素水溶液にて、ゲート側壁層５を除去する。次に、
イオン注入時の緩衝膜として酸化ケイ素膜６ａを熱酸化
により約４０ｎｍの厚さに形成する。この時の熱酸化に
より、先にイオン注入されたヒ素イオンが活性化される
。次に、ゲート電極４及び酸化ケイ素膜２をマスクとし
てリンイオンを加速エネルギー４０ｋｅＶ、ドーズ量３
×１−０１３ｃｍ−２でイオン注入しｎ型の低濃度ソー
ス・ドレイン領域８を形成する。
化水素水溶液にて、ゲート側壁層５を除去する。次に、
イオン注入時の緩衝膜として酸化ケイ素膜６ａを熱酸化
により約４０ｎｍの厚さに形成する。この時の熱酸化に
より、先にイオン注入されたヒ素イオンが活性化される
。次に、ゲート電極４及び酸化ケイ素膜２をマスクとし
てリンイオンを加速エネルギー４０ｋｅＶ、ドーズ量３
×１−０１３ｃｍ−２でイオン注入しｎ型の低濃度ソー
ス・ドレイン領域８を形成する。
次に、第１図（ｃ）に示すように、全面にＣＶＤ法によ
り、リンを含むケイ素ガラスＭ（以下ＰＳＧ膜と記す）
９を堆積した後、高濃度ソース・ドレイン領域７の上の
ＰＳＧ膜９及び酸化ケイ素膜６ａを選択的に順次エツチ
ングしてコンタクト孔を設け、スパッタリング法等によ
りコンタク１〜孔を含む表面に金属膜を堆積させて選択
的にエツチングし、高濃度ソース・トレイン領域７と接
続する金属配線１０を形成しｎチャネルＭＯ３ＦＥ１゛
を構成する。
り、リンを含むケイ素ガラスＭ（以下ＰＳＧ膜と記す）
９を堆積した後、高濃度ソース・ドレイン領域７の上の
ＰＳＧ膜９及び酸化ケイ素膜６ａを選択的に順次エツチ
ングしてコンタクト孔を設け、スパッタリング法等によ
りコンタク１〜孔を含む表面に金属膜を堆積させて選択
的にエツチングし、高濃度ソース・トレイン領域７と接
続する金属配線１０を形成しｎチャネルＭＯ３ＦＥ１゛
を構成する。
以上、説明したように本発明は、まずゲート側壁層をマ
スクとして高濃度ソース ドレイン領域を形成する為の
イオン注入を行ない、つづいて、アニルリングし、次に
、ゲート側壁層を除去して低濃度ソース・トレイン領域
を形成する為のイオン注入を行ないアニーリングするの
で、低濃度ソース・ドレイン領域の熱処理は、イオン注
入後のアニール工程のみとなり、低濃度ソース・トレイ
ン領域からゲート電極直下への横方自店がりは、独立に
制御可能となり、ＭＯ３型ＦＥＴの実効チャネル長は、
ゲート電極の寸法で定まり、かつ、ゲート電極とソース
・ドレイン領域の重なりも低減でき、ＭＯ８型ＦＥＴの
性能を向上させることができる。
スクとして高濃度ソース ドレイン領域を形成する為の
イオン注入を行ない、つづいて、アニルリングし、次に
、ゲート側壁層を除去して低濃度ソース・トレイン領域
を形成する為のイオン注入を行ないアニーリングするの
で、低濃度ソース・ドレイン領域の熱処理は、イオン注
入後のアニール工程のみとなり、低濃度ソース・トレイ
ン領域からゲート電極直下への横方自店がりは、独立に
制御可能となり、ＭＯ３型ＦＥＴの実効チャネル長は、
ゲート電極の寸法で定まり、かつ、ゲート電極とソース
・ドレイン領域の重なりも低減でき、ＭＯ８型ＦＥＴの
性能を向上させることができる。
第１図（ａ）〜（ｃ）は、本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図、第２図＜
ａ）〜（ｃ）は従来の半導体装置の製造方法を説明する
ための工程順に示した半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・酸化ケイ素膜、３
・・・ゲート酸化膜、４・・・ゲート電極、５・・・ゲ
ート側壁層、６，６ａ・・・酸化ケイ素膜、７・・・高
濃度ソース・ドレイン領域、８・・・低濃度ソース・ド
レイン領域、９・・ＰＳＧ膜、１０・・・金属配線。 （ｔＪｌ！Ａ ｆｆＰ４°１内原 晋 ３ｚ Ｃ１
ための工程順に示した半導体チップの断面図、第２図＜
ａ）〜（ｃ）は従来の半導体装置の製造方法を説明する
ための工程順に示した半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・酸化ケイ素膜、３
・・・ゲート酸化膜、４・・・ゲート電極、５・・・ゲ
ート側壁層、６，６ａ・・・酸化ケイ素膜、７・・・高
濃度ソース・ドレイン領域、８・・・低濃度ソース・ド
レイン領域、９・・ＰＳＧ膜、１０・・・金属配線。 （ｔＪｌ！Ａ ｆｆＰ４°１内原 晋 ３ｚ Ｃ１
Claims (1)
- 一導電型半導体基板上に選択的に絶縁膜を設けて素子
形成領域を区画し素子形成領域の表面にゲート酸化膜を
形成する工程と、前記ゲート酸化膜上に選択的にゲート
電極を設け前記ゲート電極の側面にゲート側壁層を設け
る工程と、前記ゲート電極及びゲート側壁層をマスクと
して前記素子形成領域に逆導電型高濃度不純物をイオン
注入して高濃度ソース・ドレイン領域を形成する工程と
、前記ゲート側壁層を除去した後ゲート電極をマスクと
して前記素子形成領域に逆導電型低濃度不純物をイオン
注入し前記高濃度ソース・ドレイン領域と接続する低濃
度ソース・ドレイン領域を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26433290A JPH04139834A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26433290A JPH04139834A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139834A true JPH04139834A (ja) | 1992-05-13 |
Family
ID=17401712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26433290A Pending JPH04139834A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139834A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109385A (ja) * | 2010-11-17 | 2012-06-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法及び半導体装置 |
-
1990
- 1990-10-01 JP JP26433290A patent/JPH04139834A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109385A (ja) * | 2010-11-17 | 2012-06-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法及び半導体装置 |
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