JPS6313565Y2

JPS6313565Y2 -

Info

Publication number: JPS6313565Y2
Application number: JP4768579U
Authority: JP
Priority date: 1979-04-11
Filing date: 1979-04-11
Publication date: 1988-04-18
Also published as: JPS55150463U

Description

【考案の詳細な説明】本考案は車輛の走行距離を積算表示する積算計
に関し、特に半導体のメモリを用いた積算計に関
する。

従来、車輛の走行距離を積算表示する積算計に
は、周知のようにワイヤー・ケーブルを用いた機
械式のものが用いられていたが、最近ではカウン
タ及びメモリを用いた電子式のものも用いられる
傾向にある。このような電子式のものは、機械式
のものに比較して薄型化が可能であり、表示位置
の選択が容易である。このようなメモリとしては
例えばMNOS（Metal Nitride Oxide
Semiconductor）型のRAM（Random Access
Memory）や、ヒユーズ型のROM（Reed Only
Memory）が好適である。

しかし、MNOS型のRAMは、車輛のように温
度条件の厳しい環境では未だ長期間にわたつて十
分な信頼性を獲得するに至つていない。また、ヒ
ユーズ型のROMは、記憶内容を保持する能力は
ほぼ永久的と優れているが、車輛の走行距離を表
示するのに必要な６〜７桁表示を得るのに素子の
ピン数が非常に多くなるので、これを用いて積算
計を構成するのは実装及び経済的な点から困難で
あつた。

本考案は、このような従来の欠点を除去するた
めになされたもので、記憶期間が長く、絶対に消
えては困る高位の桁に対してはROMを用い、ま
た更新されるまでの期間が短い下位の桁に対して
はRAMを用いることにより、動作が安定で、ま
た接続ピン数を適当な数にまで低減し得る車輛用
の積算計を提供することを目的とする。

以下、本考案の一実施例を示す図を参照して説
明する。図において、パルス発生器１は、車輛の
単位時間当りの走行距離に比例した繰返し周波数
の積算パルス信号１ａを出力するもので、例えば
車輛のトランスミツシヨン出力軸又は車輪等の回
転に連動する永久磁石とこの永久磁石の回転によ
り接点を断続する磁気スイツチとにより電気信号
を発生させて、この電気信号を波形整形部におい
て所望のパルス信号に変換して出力するものであ
る。パルス信号１ａはカウンタ２に供給される。

カウンタ２は、パルス信号１ａが供給されるク
ロツク入力Ｃと、リセツト入力Ｒ及びプリセツト
入力Ｐを有し、パルス信号１ａを十進３桁で00.0
〜99.0に相当する値までカウントし、カウント値
が99.9から00.0に変わるときにキヤリ信号２ｂを
出力する。リセツト入力Ｒには、イグニツシヨン
スイツチ３の閉成により電源が投入されたとき、
微分回路４から出力される微分パルス４ａが供給
されており、カウンタ２は微分パルスの立上り時
にリセツトされる。またプリセツト入力Ｐには、
後述するメモリ５からプリセツトすべきときデー
タ５ａが供給される。

メモリ５は、MNOS型のRAMより成り、カウ
ンタ２のカウント結果２ａをデータとして、パル
ス信号１ａにより不揮発の書き込みを行つてお
り、また微分パルス４ａの立下り時に記憶内容を
読み出してこれをプリセツトデータ５ａとしてい
る。

カウント結果２ａはデコーダ６にも供給されて
いる。デコーダ６は、カウント結果２ａを７セグ
メント×３桁の表示器７を駆動するようにデコー
ドするものである。

カウンタ２のキヤリ信号２ｂはカウンタ８のカ
ウント入力Ｃに供給されている。カウンタ８のカ
ウント結果８ａはアドレス・セレクタ９に供給さ
れている。カウンタ８は入力されるパルスの立下
り時にステツプアツプされる。

アドレス・セレクタ９は、カウント結果８ａを
デコードして次に説明するメモリ１０に供給する
アドレス９ａを発生している。メモリ１０は、先
に述べたヒユーズ型のROMから成り、アドレス
９ａにより指定したアドレス位置にカウント結果
８ａを入力パルスの立上り時に書み込む。この書
き込みは、周知のように永久的に不揮発のもので
ある。メモリ１０のデータ信号１０ａは、フリツ
プ・フロツプ１３に供給される。

カウンタ８のカウント結果８ａはデコーダ１１
に供給されている。デコーダ１１は、デコーダ６
と同一構成であり、カウント結果８ａをデコーダ
して表示器７と同一構成の表示器１２に供給して
いる。

フリツプ・フロツプ１３は、Ｊ−Ｋ型のものよ
り成り、データ信号１０ａが供給されるクロツク
入力Ｔ、出力Ｑに接続されたＪ入力、電源電圧
V_DDが供給されるＫ入力及び微分パルス４ａが供
給されるセツト入力Ｓを有する。フリツプ・フロ
ツプ１３のＱ出力１３ａは２入力のアンド・ゲー
ト１４の一方の入力に供給されている。アンド・
ゲート１４の他方の入力には、パルス発生器１５
よりパルス信号１５ａが供給されている。パルス
発生器１５は、通常の発振器を含み、繰返し周波
数の十分高いパルス信号１５ａを出力している。
フリツプ・フロツプ１３、アンド・ゲート１４及
びパルス発生器１５は、カウンタ８のプリセツト
用の制御回路１６を構成している。

車輛が走行している通常状態では、電源より電
力が連続的に供給されているので、パルス発生器
１より出力されるパルス信号１ａは、カウンタ２
及び８に逐次カウントされている。そして、カウ
ント結果２ａ及び８ａはそれぞれデコーダ６及び
１１に供給され、表示器７及び１２の各セグメン
トに対応したデコーダがなされ、これらに従つて
表示をする。つまり、カウンタ２及び８の内容は
表示器７及び１２で表示される。このような動作
と共に、カウンタ２及び８の内容は、それぞれメ
モリ５及び１０に書き込まれている。

次に、一旦電源を断とした後に、再び投入され
たときの動作を説明する。電源を断とするカウン
タの内容は消えてしまうが、電源が断となる直前
のカウンタ２及び８の内容は、既に述べたように
それぞれメモリ５及び１０に不揮発で記憶されて
いる。スイツチ３の閉成により電源が再び投入さ
れると、微分回路４は微分パルス４ａを発生し、
これをカウンタ２及び８にリセツト信号として、
メモリ５に読み出し信号として、そしてフリツ
プ・フロツプ１３にセツト信号として供給する。
これにより、カウンタ２は微分パルスの立上り時
にクリアされ、それに続いて微分パルスの立下り
時にメモリ５からプリセツトデータ５ａが出力さ
れる。このデータ５ａは、直接カウンタ２のプリ
セツト入力Ｐに供給されカウンタ２は電源断の直
前の値にプリセツトされる。また、フリツプ・フ
ロツプ１３は微分パルス４ａによりセツトされる
のでフリツプ・フロツプ１３のＱ出力１３ａは
“１”となる。それにより、アンド・ゲート１４
は、開となり、パルス発生器１５のパルス信号１
５ａをカウンタ８のクロツク入力にステツプ入力
として、またメモリ１０に読み出し信号として供
給されることになるが、メモリ１０のデータ信号
１０ａは既に書き込み済みのアドレスのものであ
る限り、“０”であり、パルス信号１５ａは供給
され続ける。

メモリ１０に対するアドレス９ａが未だ書き込
みをしていないアドレスとなると、データ１０ａ
は“１”に転ずる。これにより、Ｊ−Ｋ型より成
るフリツプ・フロツプ１３は反転し、Ｑ出力１３
ａは“０”になり、アンド・ゲート１４はブロツ
クされ、パルス発生器１５のパルス信号１５ａに
よるカウンタ８のステツプ・アツプはここで停止
される。つまり、電源の投入に伴うカウンタ８に
メモリ１０の内容をプリセツトすることがここで
完了する。

尚、この実施例では、カウンタ８のクロツク入
力がカウンタ２のキヤリ信号２ａとアンド・ゲー
ト１４の出力とがワイヤード・オアで供給されて
いるが、パルス信号１５ａの繰返し周波数は十分
に高いものにしてあるので、当該の車輛が走行を
開始する以前に、前述のプリセツトは完了してお
り、カウンタ２及び８にプリセツトされた内容が
電源断となる以前のものと相異することはない。

以上の述べたことから明らかなように、本考案
によれば、表示されるべき高位の桁に対応するメ
モリとしてほぼ永久的に安定なメモリ動作をする
ROM（例えばヒユーズ型）を用い、また下位の
桁に対応するメモリとしてRAM（例えばMNOS
型）を用いたので、積算値の信頼性をさほど損う
ことなく、接続ピン数を実装面及び経済面におい
て問題がない程度まで少なくできる等の効果があ
る。

【図面の簡単な説明】

図は本考案の一実施例を示す積算計の回路図で
ある。１，１５……パルス発生器、２，８……カウン
タ、５，１０……メモリ、６，１１……デコー
ダ、７，１２……表示器、９……アドレス・セレ
クタ、１３……フリツプ・フロツプ、１４……ア
ンド・ゲート。

Claims

【実用新案登録請求の範囲】１被測定量に比例した繰返し周波数のパルス信
号１ａを発生するパルス発生器１と、前記パル
ス信号１ａをカウントするプリセツト可能な下
位桁用カウンタ２と、該下位桁用カウンタ２の
キヤリ信号２ｂをカウントする上位桁用カウン
タ８と、前記下位桁用カウンタ２のカウント結
果２ａを記憶すると共に、電源投入時にその時
記憶しているデータ５ａを読み出して前記下位
桁用カウンタ８のプリセツト入力Ｐに供給する
ランダム・メモリ５と、前記上位桁用カウンタ
８のカウント結果８ａに応じたアドレス位置の
指定を行うアドレス・セレクタ９と、該アドレ
ス・セレクタ９のアドレス信号９ａによつて指
定されたアドレス位置への書き込みを行うこと
により前記上位桁用カウンタ８のカウント結果
８ａを記憶するリード・オンリー・メモリ１０
と、前記上位桁用カウンタ８に電源投入時から
繰返し周波数の十分高いパルス信号１５ａを供
給して該上位桁用カウンタ８をそのカウント値
が電源遮断直前の値になるまでステツプアツプ
する制御回路１６と、前記下位桁用カウンタ２
及び上位桁用カウンタ８のカウント結果２ａ及
び８ａをそれぞれ表示する表示器７，１２とを
備えたことを特徴とする積算計。２制御回路１６は、電源投入によりセツトさ
れ、かつリード・オンリー・メモリ１０から読
み出されたデータ信号１０ａの反転によりリセ
ツトされるフリツプ・フロツプ１３と、許容さ
れる高速の読み出し速度に対応する繰返し周波
数のパルス信号１５ａを発生するパルス発生器
１５と、前記フリツプ・フロツプ１３がセツト
されているときに前記パルス発生器１５のパル
ス信号１５ａをゲートするゲート回路１４とを
備えたことを特徴とする実用新案登録請求の範
囲第１項記載の積算計。