JPS63137332A - 計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分守〕 この発明は計算機に係り、特にその実効アドレスの計算
方式の改良に関するものである。

〔従来の技術〕

計算機のアドレッシングモードの複雑化やアドレス空間
の増大に対して、実際にアクセスするアドレスを外部か
らその都度指定するのではなくて、ある与えられたアド
レスをもとにして内部で実際に順次アクセスすべきアド
レスを生成する実効アドレス生成器が用いられている。

下記Ａ式は計算機の命令を一般的な二瓢−モニックに示
したもので、 ＭＯＶ（Ｒｅ＋ＩＸ−ｋＤＩｓ：）　、Ｒｍ　　　　　
　　　（Ａ）［レジスタＲｅの内容とインデックスレジ
スタＩＸの内容と定数として与えられるディスプレース
メントＤ！Ｓとを加算した値をアドレスとするメモリの
内容をレジスタＲｍに転送せよ」という命令であり、こ
のように１つのアドレスを決定するために複雑なアドレ
ッシングモードを用いている。

下記第１表は式Ａに示した命令を失効アドレス生成器を
用いて実行する従来の手順の概要の一例を示したもので
ある。

第　　１　　表 ｍ 上記第１表（ａ）においては、ディスブレースメン）Ｄ
ＩＳＯ値が実効アドレス生成器にロードされる。

同表（ｂ）においては、インデックスレジスタｔＸの内
容が実効アドレス生成器にロードされる。同表（ｃ）に
３いては、失効アドレス生成器において既にロードされ
たディスプレースメントＤＩＳと、インデックスレジス
タＩＸの値との加算が行なわれる。

同表（ｄ）においては、史に、レジスタＲｅの内容が実
効アドレス生成器にロードされる。同表（ｅ）において
は、既に加算されているＩＸ　＋ＤＩＳの結果とロード
されたレジスタＲｅの内容とが加算される。そして同表
（ｆ）においては、実効アドレス生成器によって計算さ
れた実効アドレスによりアクセスされるデータがレジス
タＲｍにロードされる。

第２図は第１表に示した演算を行なう従来の失効アドレ
ス生成器の概要の一例を示すもので、第２図において、
（１）は加算器、（２１はマルチプレクサ、（３）はマ
ルチプレクサ（２）のデータ入力、（４）および（６）
はマルチプレクサ（２）のデータ出力で加算器ｉｌ＋に
接ながれている。データ入力（３）上のデータはマルチ
プレクサ（２）によりマルチプレクサされ、出力＋４１
もしくは（５）より加算器（１）に入力される。（６）
は加算器１１１の出力、（７）は加算器出力（６）を入
力とするラッチ、（８）はラッチ（７）の出力で加算器
（１）の入力の一方に接がれる。加算器ｉｌ＋やマルチ
プレクサ（２）の回路は一般に周知のものを用いて容易
に実現することが出来る。なお、第２図においては、実
効アドレス生成器を制御する信号は示していないが、計
算機により命令に応じた制御信号が作られることは当然
である。

〔発明が解決しようとする問題点〕

第２図に示した従来のアドレス生成器において実効アド
レスを発生させるには第１表に示したようなステップを
ふむ必要があり、一般的に多くのり６ツク数を特徴とす
る特に連続したアドレスもしくは一定間隔に並んだアド
レスを同じ命令の同じアドレッシングモードでアクセス
するような場合には、その命令の実行毎にアドレッシン
グモードに従って実効アドレスを生成する必要があり、
命令実行に要する時間を多く必要とした。

この発明は以上の問題点を解消するためになされたもの
で、同じ命令で同じアドレッシングモードで、連続した
アドレスまたは一定間隔に並んだアドレスをアクセスす
る場合に実行時間の短縮を計ることのできる計算機を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る計算機は実効アドレス生成器を構成する
加算器にインクレメントもしくはデクリメント機能また
は定数の加算もしくは減算またはレジスタとの演算の機
能を付加させるようにするとともに、実効アドレス生成
器を命令のオペランドとしてアクセスできるようにした
ものである。

〔作用〕

この発明による計算機では、上述の如き実効アドレス生
成器の構成と、実効アドレス生成器をオペランドとする
命令を新設することによって、命令のデコード回路およ
び演算制御回路などは従来のままで、処理時間の短縮が
はかれる。

ス生成器を示す構成図で、（９）は演算結果のインクリ
メントもしくはデクリメントの可能な加算器、（ｌＯ）
は双方向の信号ラインでマルチプレクサ（２）へ接がれ
加算器（９）で加算されるデータが入力される。

（１１）はラッチ（７）の出力で、加算器（９）および
信号ライン（ｌＯ）へ接がれ、ラッチ（７）の出力を信
号ライン（ｌＯ）へ出力する。信号ライン（ｌＯ）の他
端は図示せぬレジスタ等に接続される。第１図において
は実効アドレス生成器を制御する信号は示していない。

ここで今新たに実効アドレス生成器の内容をインクリメ
ントする命令をＩＮＣＲＡＧと定義し、計算器はこの命
令に即した制御信号を発生するようにする。この制御信
号により加算器（９）は加算器自体の保持している失効
アドレスをインクリメントする。従って実効アドレスを
計算するのに要する時間は極めて短かくなる。

また、実効アドレス生成器の内容を単にレジスタ等に転
送する以外の命令を計算機に具備させることにより、よ
り複雑なアドレッシング方法を短かい実行時間で行なう
ことが出来るようになる。

例えば、レジスタの内容と失効アドレス生成器の内容と
を加算する命令をＡＤＤ　Ｒ，ＥＡＧと定礪し、計算機
はこの命令に即した制＃信号を発生するようにする。こ
の制御信号により、例えば実効アドレス生成器の値はラ
ッチ（７）およびラッチ出力（ＩＩ）を経由して、双方
同データライン（１０）へ出力される。

そして、図示せぬ例えばアキュームレータ等に送られ演
算される。演算した結果を再び失効アドレス生成器に戻
すことも容易である。この目的のために双方向データラ
イン（ｌＯ）より加算器（９）にデータを転送する経路
を設けることもできる。

更に、データ転送、ｙＩ４算の他に判定、ジャンプ等の
命令に組み合わせても、その動作の高速化が達成できる
。

〔発明の効果〕

以上のように、この発明に係る計算機では、実効アドレ
ス生成器を構成する加算器にインクレメントもしくはデ
クレメントまたは定数の加算もしくは減算の機能をもた
せるとともに、実効アドレス生成器を命令のオペランド
としてアクセス可能にしたので、命令の多様化、アドレ
ッシングモードの多様化が可能となり、命令の実行時間
の短縮ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の実効アドレス生成器の構
成を示すブロック図、第２図は従来の計算機の失効アド
レス生成器の構成を示すブロック図である。 図において、（２）はマルチプレクサ、（７１はラッチ
、（９）は加算器である。 なお、図中同一符号は同一または相当部分を示す０

Claims (6)

【特許請求の範囲】
1. （１）実効アドレスを算出する実効アドレス生成器を有
   する計算機において、 上記実効アドレス生成器の中の上記実効アドレスの値を
   インクリメントもしくはデクリメントまたは上記値に定
   数を加算もしくは減算する機能を備えるとともに、 上記実効アドレス生成器をそのオペランドとする命令を
   有することを特徴とする計算機。
2. （２）実効アドレス生成器として命令のアクセスのため
   の第１の実効アドレス生成器と、データのアクセスのた
   めの第２の実効アドレス生成器とを備えたことを特徴と
   する特許請求の範囲第１項記載の計算機。
3. （３）命令としてデータの転送命令を備えたことを特徴
   とする特許請求の範囲第１項記載の計算機。
4. （４）命令として演算命令を備えたことを特徴とする特
   許請求の範囲第１項記載の計算機。
5. （５）命令として判定命令を備えたことを特徴とする特
   許請求の範囲第１項記載の計算機。
6. （６）命令としてジャンプ命令を備えたことを特徴とす
   る特許請求の範囲第１項記載の計算機。