JPS63142638A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63142638A JPS63142638A JP61289903A JP28990386A JPS63142638A JP S63142638 A JPS63142638 A JP S63142638A JP 61289903 A JP61289903 A JP 61289903A JP 28990386 A JP28990386 A JP 28990386A JP S63142638 A JPS63142638 A JP S63142638A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor
- semiconductor device
- chip
- cleaning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
- H10W72/351—Materials of die-attach connectors
- H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
Landscapes
- Cleaning By Liquid Or Steam (AREA)
- Die Bonding (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関する。より詳細に
は、本発明は、回路を搭載したダイシング後の半導体ウ
ェハを基板上に固定するダイボンディング工程における
、ボンディング面に対する新規な処理方法に関するもの
であり、特にＧａＡｓ等を材料とす。
は、本発明は、回路を搭載したダイシング後の半導体ウ
ェハを基板上に固定するダイボンディング工程における
、ボンディング面に対する新規な処理方法に関するもの
であり、特にＧａＡｓ等を材料とす。
る化合物半導体のボンディングについて有効な方法であ
る。
る。
従来の技術
ダイボンディングとは、回路を形成された半導体ウェハ
を分割して作製した半導体チップを、セラミックパッケ
ージやリードフレーム等のグイパッド上の所定の位置に
固定する技術をいう。これによって、半導体チップはパ
ッケージと機械的および電気的に接続される。
を分割して作製した半導体チップを、セラミックパッケ
ージやリードフレーム等のグイパッド上の所定の位置に
固定する技術をいう。これによって、半導体チップはパ
ッケージと機械的および電気的に接続される。
ダイボンディングの手法としては、Ａｕ−３ｉ共晶合金
法、はんだ接着法、樹脂接着法に大別できる。
法、はんだ接着法、樹脂接着法に大別できる。
Ａｕ−３ｉ共晶合金法は、Ａｕ−３ｉ共品合金の融点が
３７０℃と比較的低いことを利用しており、Ａｕめっき
したグイパッド上にチップの裏面を押し付けながら不活
性雰囲気中で４００℃前後に加熱して両者を接着する方
法である。この方法は、機械的にも、また電気的にも良
好な接着状態が得られるので、現在量も広く利用されて
いる方法である。
３７０℃と比較的低いことを利用しており、Ａｕめっき
したグイパッド上にチップの裏面を押し付けながら不活
性雰囲気中で４００℃前後に加熱して両者を接着する方
法である。この方法は、機械的にも、また電気的にも良
好な接着状態が得られるので、現在量も広く利用されて
いる方法である。
これに対して、はんだ接着法は、接着剤としてｐｂ−３
ｎ、 Ａｕ−Ｇｅ、 Ａｕ−３ｉ、 Ａｕ−３ｎ等のろ
う材を用いる方法である。この場合、作業温度は２００
乃至４００℃の範囲にある。この方法では、半導体チッ
プの裏面を予めＮｉ −Ａｕ、 Ｔｉ −Ｎｉ−Ａｕ等
でメタライズしてろう材との馴染みをよくする付加的な
操作が必要である。
ｎ、 Ａｕ−Ｇｅ、 Ａｕ−３ｉ、 Ａｕ−３ｎ等のろ
う材を用いる方法である。この場合、作業温度は２００
乃至４００℃の範囲にある。この方法では、半導体チッ
プの裏面を予めＮｉ −Ａｕ、 Ｔｉ −Ｎｉ−Ａｕ等
でメタライズしてろう材との馴染みをよくする付加的な
操作が必要である。
しかしながら、この方法の長所は、基板と半導体チップ
との熱膨張率の違いにより生じる熱歪がはんだ層に吸収
されるので、半導体チップの面積が増大してもチップの
破損が生じにくいことにある。従って、近年の集積回路
の大規模化、並びにＡｕの値段の高騰等に伴って、その
実用化が注目されている。
との熱膨張率の違いにより生じる熱歪がはんだ層に吸収
されるので、半導体チップの面積が増大してもチップの
破損が生じにくいことにある。従って、近年の集積回路
の大規模化、並びにＡｕの値段の高騰等に伴って、その
実用化が注目されている。
樹脂接着法（ま、Ａｇ等の金属粉末を含有する樹脂を接
着剤として半導体チップを固定する方法であり、上述の
２つの方法よりも更に新規なものであるが、接着剤の硬
化に時間がかかる等の問題を含んでおり、今後の研究が
待たれている。
着剤として半導体チップを固定する方法であり、上述の
２つの方法よりも更に新規なものであるが、接着剤の硬
化に時間がかかる等の問題を含んでおり、今後の研究が
待たれている。
これらダイボンディング技術における課題は、物理的並
びに化学的に安定した結合が得られることと、電気並び
に熱の良好な伝導性である。即ち、ダイボンディングは
、半導体チップが基板上に強固に固定されると共に、半
導体チップと基板とが良好な導電性を保ち、更に、半導
体チップ内で発生した熱が効率良く基板に伝導−放散さ
れるようになされることが望ましい。
びに化学的に安定した結合が得られることと、電気並び
に熱の良好な伝導性である。即ち、ダイボンディングは
、半導体チップが基板上に強固に固定されると共に、半
導体チップと基板とが良好な導電性を保ち、更に、半導
体チップ内で発生した熱が効率良く基板に伝導−放散さ
れるようになされることが望ましい。
発明が解決しようとする問題点
ダイボンディングの不良のために、半導体チップが基板
から剥がれることが半導体装置として全く不良品である
ことはいうまでもなく、また、単に半導体チップと基板
との間に間隙が生じた場合でも、半導体チップから基板
への電気抵抗あるいは熱抵抗が高くなり、半導体装置の
誤動作、短寿命化を招くことになる。従って、ダイボン
ディングによる半導体チップの接着は与得る限り強固で
あることが望ましい。
から剥がれることが半導体装置として全く不良品である
ことはいうまでもなく、また、単に半導体チップと基板
との間に間隙が生じた場合でも、半導体チップから基板
への電気抵抗あるいは熱抵抗が高くなり、半導体装置の
誤動作、短寿命化を招くことになる。従って、ダイボン
ディングによる半導体チップの接着は与得る限り強固で
あることが望ましい。
そこで、本発明の目的は、上記従来のダイボンディング
技術の課題から、特に化合物半導体チップの有効なダイ
ボンディング方法を実現することにある。
技術の課題から、特に化合物半導体チップの有効なダイ
ボンディング方法を実現することにある。
問題点を解決するための手段
即ち、本発明に従い、ＧａＡｓ等の化合物半導体チップ
の裏面を洗浄する工程と、該半導体チップの裏面をメタ
ライジング処理する工程と、さらに該半導体チップを基
板上に接着するダイボンディング工程とを少なくとも含
む半導体装置を製造する方法において、前記化合物半導
体の裏面を、混合比が１：１：１０の硫酸：過酸化水素
：純水の混合物によって洗浄することを特徴とする半導
体装置の製造方法が提供される。
の裏面を洗浄する工程と、該半導体チップの裏面をメタ
ライジング処理する工程と、さらに該半導体チップを基
板上に接着するダイボンディング工程とを少なくとも含
む半導体装置を製造する方法において、前記化合物半導
体の裏面を、混合比が１：１：１０の硫酸：過酸化水素
：純水の混合物によって洗浄することを特徴とする半導
体装置の製造方法が提供される。
作用
本発明の方法は、半導体チップ裏面の洗浄工程にその主
要な特徴を有している。
要な特徴を有している。
即ち、半導体チップのダイボンディングに先立って、従
来はアセトン、イソプロピルアルコール等の有機洗浄液
、あるいは塩酸等の洗浄液を用いていた。
来はアセトン、イソプロピルアルコール等の有機洗浄液
、あるいは塩酸等の洗浄液を用いていた。
これに対して、本発明に従う方法においては、硫酸と過
酸化水素と純水との混合物によって行われる。
酸化水素と純水との混合物によって行われる。
このとき、硫酸と過酸化水素と純水との混合比は１：１
１０であることが極めて有利である。
１０であることが極めて有利である。
このような本発明の方法を用いると、チップ裏面とメタ
ライジング層との接着性が極めて高くなる。
ライジング層との接着性が極めて高くなる。
また、この場合、半導体チップの裏面に直接形成される
メタライジング層をＴ１によって形成する゛ことが好ま
しいことが見出されている。
メタライジング層をＴ１によって形成する゛ことが好ま
しいことが見出されている。
尚、このメタライジング層とろう材との馴染みを更に良
くするために、ＴＩのメタライジング層の表面に更にＡ
ｕを蒸着することも好ましい。
くするために、ＴＩのメタライジング層の表面に更にＡ
ｕを蒸着することも好ましい。
実施例
以下に添付の図面を参照して、本発明をより具体的に詳
述するが、以下に示すものは本発明の１実施例に過ぎず
、本発明の技術的範囲を何等限定するものではない。
述するが、以下に示すものは本発明の１実施例に過ぎず
、本発明の技術的範囲を何等限定するものではない。
第１図は、ダイボンディング工程後の半導体チップと基
板との構成を示すと同時に、その接着強度を調べるため
の試験方法を概略的に示したものである。
板との構成を示すと同時に、その接着強度を調べるため
の試験方法を概略的に示したものである。
半導体チップ１は、その裏面をＴｉによってメタライズ
され、更にこのメタライジング層２と基板３とがろう材
４によって接着されている。これは、はんだ接着法によ
り基板に固定された半導体チップの一般的な構成であり
、本実施例では、本発明の方法と従来の方法とにより作
製したものを各々用意し、それぞれについてダイシア強
度を測定した。
され、更にこのメタライジング層２と基板３とがろう材
４によって接着されている。これは、はんだ接着法によ
り基板に固定された半導体チップの一般的な構成であり
、本実施例では、本発明の方法と従来の方法とにより作
製したものを各々用意し、それぞれについてダイシア強
度を測定した。
本発明に従って作製した半導体装置は、ＧａＡｓ基板上
に素子を形成した半導体回路であり、チップの裏面をグ
ラインディング処理した後に、硫酸と過酸化水素水と純
水とをｌ：１：１０の比で混合した洗浄剤によって、２
５℃で１分間洗浄した。洗浄後のチップ裏面に、メタラ
イジング層として８００への厚さまでＴ１を蒸着し、更
にＡｕを約５．００ＯＡの厚さまで蒸着した。こうして
メタライジング層を備えた半導体チップを、Ａｕ−２０
Ｓｎをろう材としてはんだ接着法によりダイボンディン
グした。
に素子を形成した半導体回路であり、チップの裏面をグ
ラインディング処理した後に、硫酸と過酸化水素水と純
水とをｌ：１：１０の比で混合した洗浄剤によって、２
５℃で１分間洗浄した。洗浄後のチップ裏面に、メタラ
イジング層として８００への厚さまでＴ１を蒸着し、更
にＡｕを約５．００ＯＡの厚さまで蒸着した。こうして
メタライジング層を備えた半導体チップを、Ａｕ−２０
Ｓｎをろう材としてはんだ接着法によりダイボンディン
グした。
また、上述の実施例と比較するために、同様のＧａＡｓ
チップを、従来の方法と同様に塩酸で洗浄した後、メタ
ライジング層としてＴｉ並びにＡｕをこの順序で蒸着し
、更に、八ｕ−３ｎ （２Ｑｗｔ％）をろう材としては
んだ接着した。
チップを、従来の方法と同様に塩酸で洗浄した後、メタ
ライジング層としてＴｉ並びにＡｕをこの順序で蒸着し
、更に、八ｕ−３ｎ （２Ｑｗｔ％）をろう材としては
んだ接着した。
尚、上述の１つの半導体装置を形成するために用いた半
導体チップは、共に１．０ｍｍ平方で厚さ０．４５ｍｍ
の同一寸法のチップを用いた。
導体チップは、共に１．０ｍｍ平方で厚さ０．４５ｍｍ
の同一寸法のチップを用いた。
このようにして作製した半導体装置において、第１図に
示すように、半導体チップ１の側面から荷重をかけ、チ
ップが基板から剥がれ始めたときの負荷荷重を測定した
。
示すように、半導体チップ１の側面から荷重をかけ、チ
ップが基板から剥がれ始めたときの負荷荷重を測定した
。
第２図は、上述のようにして作製したいくつかの半導体
装置に対して、ダイシア強度を測定した結果をプロット
したグラフである。
装置に対して、ダイシア強度を測定した結果をプロット
したグラフである。
第２図にも見られるように、本発明の方法に従って作製
された半導体装置では、最も低いダイシア強度を示した
場合でも、従来の方法による半導体装置の平均値を上回
っている。また、本発明の方法に従って作製された半導
体装置の平均ダイシア強度は、従来の方法によるものの
最大強度を上回っている。
された半導体装置では、最も低いダイシア強度を示した
場合でも、従来の方法による半導体装置の平均値を上回
っている。また、本発明の方法に従って作製された半導
体装置の平均ダイシア強度は、従来の方法によるものの
最大強度を上回っている。
尚、第２図中の〔σ〕はプロットした値の偏差を示し、
本発明の方法に従う半導体装置のダイシア強度が、実質
的に常に従来方法によるものを上回っていることを示し
ている。
本発明の方法に従う半導体装置のダイシア強度が、実質
的に常に従来方法によるものを上回っていることを示し
ている。
発明の効果
以上詳述のように、本発明に従って作製された半導体装
置は、そのダイシア強度が極めて高く、ダイボンディン
グ処理における機械的安定性を高いレベルで達成するこ
とができる。
置は、そのダイシア強度が極めて高く、ダイボンディン
グ処理における機械的安定性を高いレベルで達成するこ
とができる。
また、この方法は、はんだ接着法によるダイボンディン
グ処理の有する特徴を一切損なうことがなく、はんだ接
着法の利点をより有利に適用することを可能とする。
グ処理の有する特徴を一切損なうことがなく、はんだ接
着法の利点をより有利に適用することを可能とする。
第１図は、本発明の方法を適用し得る半導体装置の構成
並びにその機械的な安定性の評価方法を概略的に示すも
のであり、 第２図は、本発明の方法に従って作製された半導体装置
と従来の方法に従って作製された半導体装置のダイシア
強度をプロットしたグラフである。 〔主な参照番号〕 １・・・半導体チップ、 ２・・・メタライジング層、 ３・・・基板、 ４・・・ろう材、 ５・・・ダイシア強度測定用の工具 １・・・・半導体チップ ２・・・メタライジ゛ング眉 ３・・・基板 ４・・・・ろう材 ５・・・・工其 第２図 洗浄
並びにその機械的な安定性の評価方法を概略的に示すも
のであり、 第２図は、本発明の方法に従って作製された半導体装置
と従来の方法に従って作製された半導体装置のダイシア
強度をプロットしたグラフである。 〔主な参照番号〕 １・・・半導体チップ、 ２・・・メタライジング層、 ３・・・基板、 ４・・・ろう材、 ５・・・ダイシア強度測定用の工具 １・・・・半導体チップ ２・・・メタライジ゛ング眉 ３・・・基板 ４・・・・ろう材 ５・・・・工其 第２図 洗浄
Claims (3)
- （１）化合物半導体チップの裏面を洗浄する工程と、該
半導体チップの裏面をメタライジング処理する工程と、
さらに該半導体チップを基板上に接着するダイボンディ
ング工程とを少なくとも含む半導体装置の製造方法にお
いて、 前記半導体チップ裏面のメタライジング処理に先立って
、該半導体チップの裏面を、混合比が１：１：１０の硫
酸：過酸化水素水：純水の混合物によって洗浄すること
を特徴とする半導体装置の製造方法（但し、硫酸は９６
％水溶液、過酸化水素水は３１％の濃度である）。 - （２）前記化合物半導体チップがＧａＡｓ基板上に回路
を搭載した化合物半導体チップであることを特徴とする
特許請求の排気第１項に記載の半導体装置の製造方法。 - （３）前記半導体チップの洗浄後の裏面に形成されるメ
タライジング層のうち、少なくとも該半導体チップの裏
面に直接形成される層がＴｉによるものであることを特
徴とする特許請求の範囲第１項または第２項に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289903A JPS63142638A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289903A JPS63142638A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142638A true JPS63142638A (ja) | 1988-06-15 |
Family
ID=17749263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289903A Pending JPS63142638A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142638A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210830A (ja) * | 1989-02-10 | 1990-08-22 | Matsushita Electric Ind Co Ltd | ＧａＡｓ基板の表面処理方法 |
| WO1996026808A1 (de) * | 1995-03-01 | 1996-09-06 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Untermetallisierung für lotmaterialien |
| KR101055491B1 (ko) * | 2009-05-26 | 2011-08-08 | 주식회사 네패스 | 반도체 패키지 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633836A (en) * | 1979-08-29 | 1981-04-04 | Fujitsu Ltd | Patterning method of gaas thermal oxide film |
| JPS6156422A (ja) * | 1984-08-28 | 1986-03-22 | Nec Corp | 半導体装置 |
-
1986
- 1986-12-05 JP JP61289903A patent/JPS63142638A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633836A (en) * | 1979-08-29 | 1981-04-04 | Fujitsu Ltd | Patterning method of gaas thermal oxide film |
| JPS6156422A (ja) * | 1984-08-28 | 1986-03-22 | Nec Corp | 半導体装置 |
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| JPH02210830A (ja) * | 1989-02-10 | 1990-08-22 | Matsushita Electric Ind Co Ltd | ＧａＡｓ基板の表面処理方法 |
| WO1996026808A1 (de) * | 1995-03-01 | 1996-09-06 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Untermetallisierung für lotmaterialien |
| KR101055491B1 (ko) * | 2009-05-26 | 2011-08-08 | 주식회사 네패스 | 반도체 패키지 및 그 제조 방법 |
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