JPS63142666A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63142666A JPS63142666A JP61290192A JP29019286A JPS63142666A JP S63142666 A JPS63142666 A JP S63142666A JP 61290192 A JP61290192 A JP 61290192A JP 29019286 A JP29019286 A JP 29019286A JP S63142666 A JPS63142666 A JP S63142666A
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- JP
- Japan
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- semiconductor integrated
- integrated circuit
- capacitor
- electrode
- electric field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関し、特に回路中に用い
られる容量の電極形状に関するものである。
られる容量の電極形状に関するものである。
第５図は従来の半導体集積回路の一例であり、第６図は
該回路の動作を説明するためのタイミングチャートであ
る。また、第７図は上記回路のパターンレイアウトを示
し、図において、Ｃの部分は容量を構成する部分である
。第８図は容１ｃの■−■断面図である。これらの図に
おいて、７Ｃは容量Ｃの一方の電極、１８は絶縁膜、２
２はチャネル、すなわち容量Ｃの他方の電極、Ｑ１〜Ｑ
３はＭＯＳ）ランジスタ、１．４．９はそのドレイン、
２．５．１０はそのゲート、３．６．１１はそのソース
、７，８は容量電極、１２は入力端子、１２ａはφ入力
端子、１３は出力端子、１４ｃ、１５ｃ、１６Ｃ，１７
ｃは容量Ｃを構成する電極７Ｃの角部、２１は基板であ
る。
該回路の動作を説明するためのタイミングチャートであ
る。また、第７図は上記回路のパターンレイアウトを示
し、図において、Ｃの部分は容量を構成する部分である
。第８図は容１ｃの■−■断面図である。これらの図に
おいて、７Ｃは容量Ｃの一方の電極、１８は絶縁膜、２
２はチャネル、すなわち容量Ｃの他方の電極、Ｑ１〜Ｑ
３はＭＯＳ）ランジスタ、１．４．９はそのドレイン、
２．５．１０はそのゲート、３．６．１１はそのソース
、７，８は容量電極、１２は入力端子、１２ａはφ入力
端子、１３は出力端子、１４ｃ、１５ｃ、１６Ｃ，１７
ｃは容量Ｃを構成する電極７Ｃの角部、２１は基板であ
る。
次に、第５図に示す回路の動作について説明する０時刻
ｔ０では容量Ｃは放電した状態で、絶縁膜１８には電界
がかかっていない。時刻ｔ、からφ入力信号により電極
７Ｃとチャネル２２以外の部分との寄生容量が充電され
る。そして上記電極７Ｃの電位が基板２１に対しスレッ
シュホールド電圧ＶＴＨ以上になると、電極７Ｃの下部
にチャネル２２が形成され、これが容１ｃの他方の電極
となる。容ｉｔＣが充電されたことによりＭＯＳ）ラン
ジスタＱ２はオンするが、入力信号（ｉｎｐｕｔ）が高
電位であるため、トランジスタＱ２とＱ３のレシオによ
り出力端子１３は低電位のままである。時刻ｔ２で入力
信号（ｉｎｐｕｔ）が低電位になると同時にトランジス
タＱ３がオフする。
ｔ０では容量Ｃは放電した状態で、絶縁膜１８には電界
がかかっていない。時刻ｔ、からφ入力信号により電極
７Ｃとチャネル２２以外の部分との寄生容量が充電され
る。そして上記電極７Ｃの電位が基板２１に対しスレッ
シュホールド電圧ＶＴＨ以上になると、電極７Ｃの下部
にチャネル２２が形成され、これが容１ｃの他方の電極
となる。容ｉｔＣが充電されたことによりＭＯＳ）ラン
ジスタＱ２はオンするが、入力信号（ｉｎｐｕｔ）が高
電位であるため、トランジスタＱ２とＱ３のレシオによ
り出力端子１３は低電位のままである。時刻ｔ２で入力
信号（ｉｎｐｕｔ）が低電位になると同時にトランジス
タＱ３がオフする。
そしてトランジスタＱ２により出力端子１３の電位が上
昇しはじめる。出力端子１３の電位の上昇が容量Ｃを介
してトランジスタＱ２のゲート５を■ｃｃ以上にし、出
力端子１３に■。、の電圧が出力される。そして時刻ｔ
３において、容量Ｃは放電し初期状態にもどる。以後こ
の動作が操り返される。すなわち、第５図の回路中の容
量Ｃは充放電が繰り返される。
昇しはじめる。出力端子１３の電位の上昇が容量Ｃを介
してトランジスタＱ２のゲート５を■ｃｃ以上にし、出
力端子１３に■。、の電圧が出力される。そして時刻ｔ
３において、容量Ｃは放電し初期状態にもどる。以後こ
の動作が操り返される。すなわち、第５図の回路中の容
量Ｃは充放電が繰り返される。
従来の半導体集積回路は以上のように構成されており、
その容量Ｃは充放電を周期的に繰り返しているので、容
１ｃの絶縁膜１８に周期的な電界のオン／オフによるス
トレスが加わることとなり、絶縁膜破壊が生じていた。
その容量Ｃは充放電を周期的に繰り返しているので、容
１ｃの絶縁膜１８に周期的な電界のオン／オフによるス
トレスが加わることとなり、絶縁膜破壊が生じていた。
特に従来の電極−７０の形状では、電界の集中する角部
１４Ｃ〜１７ｃで絶縁膜破壊が著しいという問題点があ
った。
１４Ｃ〜１７ｃで絶縁膜破壊が著しいという問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、電界のオン、オフによる絶縁膜破壊が生じる
のを防ぎ、集積度向上のための絶縁膜の薄膜化による電
界の増大にも耐えることのできる容量を備えた半導体集
積回路を得ることを目的とする。
たもので、電界のオン、オフによる絶縁膜破壊が生じる
のを防ぎ、集積度向上のための絶縁膜の薄膜化による電
界の増大にも耐えることのできる容量を備えた半導体集
積回路を得ることを目的とする。
この発明に係る半導体集積回路は、容量を構成する電極
の平面形状を、滑らかな角部を有するものとしたもので
ある。
の平面形状を、滑らかな角部を有するものとしたもので
ある。
この発明においては、電極の電界の集中しやすい角部を
滑らかなものとしたので、該電極に電界が部分的に集中
するのを防止でき、絶縁膜破壊を抑制することができる
。
滑らかなものとしたので、該電極に電界が部分的に集中
するのを防止でき、絶縁膜破壊を抑制することができる
。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体集積回路を示
すパターンレイアウト図、第２図は本実施例の容量を示
す断面図である。両図において、第７図、第８図に示す
従来例と同一符号は同じものを示し、７ａはその平面形
状において角部がテーパ状に形成された電極、１４ａ〜
１７ａはテーパ状の角部である。また、本実施例の回路
構成は第５図に示す従来例と同じである。
すパターンレイアウト図、第２図は本実施例の容量を示
す断面図である。両図において、第７図、第８図に示す
従来例と同一符号は同じものを示し、７ａはその平面形
状において角部がテーパ状に形成された電極、１４ａ〜
１７ａはテーパ状の角部である。また、本実施例の回路
構成は第５図に示す従来例と同じである。
このような構成になる半導体集積回路では、容量Ｃを構
成する電極７ａの角部１４ａ〜１７ａがテーパ形状とな
っているので、該角部１４ａ〜１７ａでの電界集中が緩
和され、電界のオン／オフにより加わるストレスが抑制
されることとなり、絶縁膜破壊を防止でき、また絶縁膜
の薄膜化を可能とできる。
成する電極７ａの角部１４ａ〜１７ａがテーパ形状とな
っているので、該角部１４ａ〜１７ａでの電界集中が緩
和され、電界のオン／オフにより加わるストレスが抑制
されることとなり、絶縁膜破壊を防止でき、また絶縁膜
の薄膜化を可能とできる。
また、第３図はこの発明の他の実施例による半導体集積
回路を示すパターンレイアウト図、第４図は本実施例の
容量を示す断面図である。本実施例では、上記実施例が
電極の角部をテーパ形状としているのと異なり、円弧状
形状としたものである。図において、７ｂはその平面形
状において角部が円弧状に形成された電極、１４ｂ〜１
７ｂは円弧状の角部である。他の符号は、第１図、第２
図に示す上記実施例と同一符号は同じものを示し、また
、本実施例の回路構成は上記実施例と同じで１４ｂ〜１
７ｂでの電界集中が緩和されることとなり、上記実施例
と同様の効果を奏する。
回路を示すパターンレイアウト図、第４図は本実施例の
容量を示す断面図である。本実施例では、上記実施例が
電極の角部をテーパ形状としているのと異なり、円弧状
形状としたものである。図において、７ｂはその平面形
状において角部が円弧状に形成された電極、１４ｂ〜１
７ｂは円弧状の角部である。他の符号は、第１図、第２
図に示す上記実施例と同一符号は同じものを示し、また
、本実施例の回路構成は上記実施例と同じで１４ｂ〜１
７ｂでの電界集中が緩和されることとなり、上記実施例
と同様の効果を奏する。
以上のようにこの発明の半導体集積回路によれば、容量
を構成する電極の平面形状を、滑らかな角部を有するも
のとしたので、上記角部での電界集中を緩和して、絶縁
膜破壊を防止でき、また上記絶縁膜の薄膜化を可能とで
き、同じ面積でより大きな容量を得ることができる効果
がある。
を構成する電極の平面形状を、滑らかな角部を有するも
のとしたので、上記角部での電界集中を緩和して、絶縁
膜破壊を防止でき、また上記絶縁膜の薄膜化を可能とで
き、同じ面積でより大きな容量を得ることができる効果
がある。
第１図はこの発明の一実施例による半導体集積回路を示
すパターンレイアウト図、第２図は該実施例の容量を示
す断面図、第３図はこの発明の他の実施例による半導体
集積回路を示すパターンレイアウト図、第４図は該実施
例の容量を示す断面図、第５図はこの発明及び従来の半
導体集積回路を示す回路図、第６図はこの発明及び従来
の半導体集積回路の回路動作を説明するための各都電波
形のタイミング図、第７図は従来の半導体集積回路を示
すパターンレイアウト図、第８図は従来例の容量を示す
断面図である。 図において、Ｃは容量、７ａ、７ｂ、７ｃは電極、１４
ａ〜１７ａ、１４ｂ〜１７ｂ、１４ｃ 〜１７ｃは角部
、１８は絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。
すパターンレイアウト図、第２図は該実施例の容量を示
す断面図、第３図はこの発明の他の実施例による半導体
集積回路を示すパターンレイアウト図、第４図は該実施
例の容量を示す断面図、第５図はこの発明及び従来の半
導体集積回路を示す回路図、第６図はこの発明及び従来
の半導体集積回路の回路動作を説明するための各都電波
形のタイミング図、第７図は従来の半導体集積回路を示
すパターンレイアウト図、第８図は従来例の容量を示す
断面図である。 図において、Ｃは容量、７ａ、７ｂ、７ｃは電極、１４
ａ〜１７ａ、１４ｂ〜１７ｂ、１４ｃ 〜１７ｃは角部
、１８は絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）充放電が繰り返される容量を備えた半導体集積回
路において、 容量を構成する電極の平面形状を、滑らかな角部を有す
るものとしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290192A JPH0638466B2 (ja) | 1986-12-04 | 1986-12-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290192A JPH0638466B2 (ja) | 1986-12-04 | 1986-12-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142666A true JPS63142666A (ja) | 1988-06-15 |
| JPH0638466B2 JPH0638466B2 (ja) | 1994-05-18 |
Family
ID=17752941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290192A Expired - Fee Related JPH0638466B2 (ja) | 1986-12-04 | 1986-12-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638466B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112750A (en) * | 1980-02-12 | 1981-09-05 | Nec Corp | Semiconductor capacitive element |
| JPS5861655A (ja) * | 1981-10-08 | 1983-04-12 | Nissan Motor Co Ltd | 半導体装置 |
-
1986
- 1986-12-04 JP JP61290192A patent/JPH0638466B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112750A (en) * | 1980-02-12 | 1981-09-05 | Nec Corp | Semiconductor capacitive element |
| JPS5861655A (ja) * | 1981-10-08 | 1983-04-12 | Nissan Motor Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638466B2 (ja) | 1994-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |