JPS63144568A - バイポ−ラ半導体集積回路 - Google Patents
バイポ−ラ半導体集積回路Info
- Publication number
- JPS63144568A JPS63144568A JP61293802A JP29380286A JPS63144568A JP S63144568 A JPS63144568 A JP S63144568A JP 61293802 A JP61293802 A JP 61293802A JP 29380286 A JP29380286 A JP 29380286A JP S63144568 A JPS63144568 A JP S63144568A
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- JP
- Japan
- Prior art keywords
- buried layer
- junction
- layer
- impurity
- conductivity type
- Prior art date
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- Pending
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ半導体集積回路釦関し、特に浅接合
によって構成されるバイポーラ・トランジスタを含むバ
イポーラ半導体集積回路に関する。
によって構成されるバイポーラ・トランジスタを含むバ
イポーラ半導体集積回路に関する。
従来、バイポーラ半導体集積回路に使用されるＰＮ接合
容量素子は、トランジスタを構成する、エミッタ・ベー
ス接合、ベース・コレクタ接合。
容量素子は、トランジスタを構成する、エミッタ・ベー
ス接合、ベース・コレクタ接合。
あるいは、その両方の接合を利用して構成されている場
合が一般的であった。すなわち、トランジスタの接合を
その１１接合容量として用いる場合が、製造プロセスの
簡略化の面からも主であった。
合が一般的であった。すなわち、トランジスタの接合を
その１１接合容量として用いる場合が、製造プロセスの
簡略化の面からも主であった。
上述した従来のバイポーラ半導体集積回路における接合
容量は、トランジスタを形成するＰＮ接合からなる容量
素子を使用している。通常トランジスタの寄生容量は、
高周波動作を劣化させるため、トランジスタを構成する
接合の各不純物濃度は、寄生容量をできるだけ少なくす
るように最適化されるべきものである。そのために、ト
ランジスタの接合と同じ構造から成るＰＮ接合容量を形
成した場合、容量素子の面積については設計上の自由度
が無くなり、そのままでは非常に大面積を必要としてい
る。
容量は、トランジスタを形成するＰＮ接合からなる容量
素子を使用している。通常トランジスタの寄生容量は、
高周波動作を劣化させるため、トランジスタを構成する
接合の各不純物濃度は、寄生容量をできるだけ少なくす
るように最適化されるべきものである。そのために、ト
ランジスタの接合と同じ構造から成るＰＮ接合容量を形
成した場合、容量素子の面積については設計上の自由度
が無くなり、そのままでは非常に大面積を必要としてい
る。
さらに集積回路の高速動作、高周波動作が求められるに
従い、エピタキシャル成長層を薄く形成し浅接合からな
るトランジスタを用いるようになってきたが、この場合
ベース・コレクタ接合の逆耐圧も低下するため、容量素
子の耐圧マージンも減少する。
従い、エピタキシャル成長層を薄く形成し浅接合からな
るトランジスタを用いるようになってきたが、この場合
ベース・コレクタ接合の逆耐圧も低下するため、容量素
子の耐圧マージンも減少する。
本発明のバイポーラ半導体集積回路は、第１導電型の第
１の埋込層をコレクタ領域の一部として有するバイポー
ラトランジスタと、前記第１の埋込層にドープされた不
純物よシ拡散係数の大きな不純物をドープされ、前記第
１の埋込層と離れて設けられた第１導電型の第２の埋込
層及び前記第２の埋込層上に設けられた低濃度の第１導
電型エピタキシャル層内に選択的に設けられた第２導電
型領域からなるＰＮ接合容量とを含んで構成されている
っ 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
１の埋込層をコレクタ領域の一部として有するバイポー
ラトランジスタと、前記第１の埋込層にドープされた不
純物よシ拡散係数の大きな不純物をドープされ、前記第
１の埋込層と離れて設けられた第１導電型の第２の埋込
層及び前記第２の埋込層上に設けられた低濃度の第１導
電型エピタキシャル層内に選択的に設けられた第２導電
型領域からなるＰＮ接合容量とを含んで構成されている
っ 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の一実施例を示す半導体チップの主要部
の断面図である。
の断面図である。
この実施例はＮ＋＋型の第１の埋込層２とＮ−型エピタ
キシャル層４をコレクタ領域として有し、真性ベース層
７、エミツタ層８からなるバイポーラトランジスタと、
第１の埋込層２にドープされた不純物であるｓｂよシ拡
散係数の大きな不純物であるＰをドープされ、第１の埋
込層２と離れて設けられ九Ｎ＋型の第２の埋込層３及び
第２の埋込層３上に設けられた低濃度のＮ−型エピタキ
シャル層４内に選択的に設けられたＰ型頭域である不活
性ベース層６からなるＰＮ接合容量累素子を含んでなる
ものである。
キシャル層４をコレクタ領域として有し、真性ベース層
７、エミツタ層８からなるバイポーラトランジスタと、
第１の埋込層２にドープされた不純物であるｓｂよシ拡
散係数の大きな不純物であるＰをドープされ、第１の埋
込層２と離れて設けられ九Ｎ＋型の第２の埋込層３及び
第２の埋込層３上に設けられた低濃度のＮ−型エピタキ
シャル層４内に選択的に設けられたＰ型頭域である不活
性ベース層６からなるＰＮ接合容量累素子を含んでなる
ものである。
次に、この実施例の製造方法について説明する。
第２図（ａ）〜（Ｃ）は本発明の一実施例の製造方法を
説明するための半導体チップの主要部の断面図である。
説明するための半導体チップの主要部の断面図である。
まず、第２図（ａ）Ｋ示すよう釦、Ｐ型半導体（シリコ
ン）基板ＩＶｃ対して従来技術により、トランジスタ形
成領域に基板と反対導電型の第１の埋込層２を形成する
。ここではＮ型不純物として比較的熱拡散係数の小さい
物質、例として５ｂ（１０００℃、Ｓｉ内での拡散係数
ユ３×１０ μｍＡψ、Ａｓ（１０００℃、Ｓｉ内での
拡散係数２×１０ μｍ ／１慴）などを用いる。一方
、ＰＮ接合容量形成領域にはＰ型半導体基板１と反対導
電形を持ち、トランジスター形成領域に形成した第１の
埋込層２よりも熱拡散係数の大きい不純物をホトエツチ
ング、イオン注入、熱拡散等の従来技術で選択的に導入
しＰＮ接合容食用の第２の埋込層３を形成する。−例と
してＰ （１０００１，Ｓ ｉ内での拡散係数上２．３
Ｘ１０μ悩９があげられる。次に第２図（ｂ）に示すよ
うに、従来技術によシＮ−型エピタキシャル層４を約１
μｍ形成する。この時拡散係数の大きい不純物はエピタ
キシャル成長層中にエピタキシャル成長層内への熱拡散
により大きくせり上がる。一方トランシスター形成部の
不純物は熱拡散の効果が少なくせり上シは小さい。次に
、第２図（Ｃ１に示すように、こうして形成したＰ型半
導体基板１に従来技術により素子間分離酸化膜５を形成
する。ＰＮ接合形成領域の第２の埋込層３は、素子分離
のための酸化による熱処理によシ、さらにせシ上がシが
大きくなり、また縦方向の不純物濃度のピークは小さく
なる。これｋよシ、接合容量形成領域のエピタキシャル
成長層の濃度はほぼ一様となる。
ン）基板ＩＶｃ対して従来技術により、トランジスタ形
成領域に基板と反対導電型の第１の埋込層２を形成する
。ここではＮ型不純物として比較的熱拡散係数の小さい
物質、例として５ｂ（１０００℃、Ｓｉ内での拡散係数
ユ３×１０ μｍＡψ、Ａｓ（１０００℃、Ｓｉ内での
拡散係数２×１０ μｍ ／１慴）などを用いる。一方
、ＰＮ接合容量形成領域にはＰ型半導体基板１と反対導
電形を持ち、トランジスター形成領域に形成した第１の
埋込層２よりも熱拡散係数の大きい不純物をホトエツチ
ング、イオン注入、熱拡散等の従来技術で選択的に導入
しＰＮ接合容食用の第２の埋込層３を形成する。−例と
してＰ （１０００１，Ｓ ｉ内での拡散係数上２．３
Ｘ１０μ悩９があげられる。次に第２図（ｂ）に示すよ
うに、従来技術によシＮ−型エピタキシャル層４を約１
μｍ形成する。この時拡散係数の大きい不純物はエピタ
キシャル成長層中にエピタキシャル成長層内への熱拡散
により大きくせり上がる。一方トランシスター形成部の
不純物は熱拡散の効果が少なくせり上シは小さい。次に
、第２図（Ｃ１に示すように、こうして形成したＰ型半
導体基板１に従来技術により素子間分離酸化膜５を形成
する。ＰＮ接合形成領域の第２の埋込層３は、素子分離
のための酸化による熱処理によシ、さらにせシ上がシが
大きくなり、また縦方向の不純物濃度のピークは小さく
なる。これｋよシ、接合容量形成領域のエピタキシャル
成長層の濃度はほぼ一様となる。
ここで、最終的なエピタキシャル層のＮ型不純物濃度が
（トランジスタ形成領域の不純物濃度）＜（ＰＮ接合容
量形成領域の不純物濃度） となるように不純物導入の際の濃度調節及び必要に応じ
た熱処理を行なうことが重要である。
量形成領域の不純物濃度） となるように不純物導入の際の濃度調節及び必要に応じ
た熱処理を行なうことが重要である。
最後に、第１図に示すように、従来技術によりＰ型不純
物を導入してＰ型の不活性ベース層６１、Ｐ−型の真性
ベース層７、Ｎ型不純物を導入して＋＋ Ｎ 型のエミツタ層８を形成してトランジスタとＰＮ接
合容量素子を形成する。ここで、不純物濃度は前述した
ように Ｎ＋＋〉？）Ｎ−Ｐ＞Ｐ と、なっている。ＰＮ接合容量素子はＰ型の不活性ベー
ス層６とＮ型のＭ２の埋込層３からなる接合を使用して
いるため、トランジスタのペース・コレクタ接合を使用
する場合にくらべて空乏層の広がりがおさえられ、従っ
て単位面積当υの容量値が大きくとれる。また第２の埋
込層３の不純物濃度が深さ方向で急しゅんなピークがな
いため、接合逆耐圧に関しても、トランジスタの第１の
埋込層２とＰ層による接合（従来例）Ｋ＜らべて大きく
とることが可能となる。
物を導入してＰ型の不活性ベース層６１、Ｐ−型の真性
ベース層７、Ｎ型不純物を導入して＋＋ Ｎ 型のエミツタ層８を形成してトランジスタとＰＮ接
合容量素子を形成する。ここで、不純物濃度は前述した
ように Ｎ＋＋〉？）Ｎ−Ｐ＞Ｐ と、なっている。ＰＮ接合容量素子はＰ型の不活性ベー
ス層６とＮ型のＭ２の埋込層３からなる接合を使用して
いるため、トランジスタのペース・コレクタ接合を使用
する場合にくらべて空乏層の広がりがおさえられ、従っ
て単位面積当υの容量値が大きくとれる。また第２の埋
込層３の不純物濃度が深さ方向で急しゅんなピークがな
いため、接合逆耐圧に関しても、トランジスタの第１の
埋込層２とＰ層による接合（従来例）Ｋ＜らべて大きく
とることが可能となる。
以上説明したように本発明は、Ｐ−Ｎ接合容量において
トランジスターのコレクタに相当する埋込層と同一導電
型でより大きい拡散係数を持つ不純物層から成る埋込ノ
・−を形成し、エピタキシャル成長時のオートドーピン
グ効果及びその後工程の熱処理等によシ、不純物のせシ
上がシを大きくし、エピタキシャル成長層の不純物濃度
をトランジスタ形成領域よりも大きくすることＫよシ、
容量素子の接合逆耐圧を劣化させることなく、素゛子面
積を縮小化でき、バイポーラ半導体集積回路の集積度が
改善される効果がある。
トランジスターのコレクタに相当する埋込層と同一導電
型でより大きい拡散係数を持つ不純物層から成る埋込ノ
・−を形成し、エピタキシャル成長時のオートドーピン
グ効果及びその後工程の熱処理等によシ、不純物のせシ
上がシを大きくし、エピタキシャル成長層の不純物濃度
をトランジスタ形成領域よりも大きくすることＫよシ、
容量素子の接合逆耐圧を劣化させることなく、素゛子面
積を縮小化でき、バイポーラ半導体集積回路の集積度が
改善される効果がある。
第１図は本発明の一実施例を示す半導体チップの主要部
の断面図、第２図（ａ）〜（Ｃ）は第１図に示した実施
例の製造方法を説明するための工程順に配列゛した半導
体チップの主要部の断面図である。 ｌ・・・・・・Ｐ型半導体基板、２・・・・・・第１の
埋込層、３・・・・・・第２の埋込層、４・・・・・・
Ｎ−型エピタキシャル成長層、５・・・・・・素子間分
離酸化膜、６・・・・・・不活性ペース、７・・・・・
・真性ペース、８・・・・・・エミッタ、９・・・・・
・コレクタ引出領域、１０・・・・・・電極５１出領域
。 代理人 弁理士 内 原 背、′雪゛ｑゴトグタ
引上＃へ 茅 ／Ｉ！Ｉ 茅 ２ 凹
の断面図、第２図（ａ）〜（Ｃ）は第１図に示した実施
例の製造方法を説明するための工程順に配列゛した半導
体チップの主要部の断面図である。 ｌ・・・・・・Ｐ型半導体基板、２・・・・・・第１の
埋込層、３・・・・・・第２の埋込層、４・・・・・・
Ｎ−型エピタキシャル成長層、５・・・・・・素子間分
離酸化膜、６・・・・・・不活性ペース、７・・・・・
・真性ペース、８・・・・・・エミッタ、９・・・・・
・コレクタ引出領域、１０・・・・・・電極５１出領域
。 代理人 弁理士 内 原 背、′雪゛ｑゴトグタ
引上＃へ 茅 ／Ｉ！Ｉ 茅 ２ 凹
Claims (1)
- 第１導電型の第１の埋込層をコレクタ領域の一部として
有するバイポーラトランジスタと、前記第１の埋込層に
ドープされた不純物より拡散係数の大きな不純物をドー
プされ、前記第１の埋込層と離れて設けられた第１導電
型の第２の埋込層及び前記第２の埋込層上に設けられた
低濃度の第１導電型エピタキシャル層内に選択的に設け
られた第２導電型領域からなるＰＮ接合容量素子とを含
んでなることを特徴とするバイポーラ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293802A JPS63144568A (ja) | 1986-12-09 | 1986-12-09 | バイポ−ラ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293802A JPS63144568A (ja) | 1986-12-09 | 1986-12-09 | バイポ−ラ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63144568A true JPS63144568A (ja) | 1988-06-16 |
Family
ID=17799340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293802A Pending JPS63144568A (ja) | 1986-12-09 | 1986-12-09 | バイポ−ラ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144568A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676560A (en) * | 1979-11-28 | 1981-06-24 | Hitachi Ltd | Semiconductor device |
| JPS60176249A (ja) * | 1984-02-23 | 1985-09-10 | Nec Corp | 埋込領域を有する半導体装置 |
-
1986
- 1986-12-09 JP JP61293802A patent/JPS63144568A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676560A (en) * | 1979-11-28 | 1981-06-24 | Hitachi Ltd | Semiconductor device |
| JPS60176249A (ja) * | 1984-02-23 | 1985-09-10 | Nec Corp | 埋込領域を有する半導体装置 |
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