JPS60176249A - 埋込領域を有する半導体装置 - Google Patents
埋込領域を有する半導体装置Info
- Publication number
- JPS60176249A JPS60176249A JP59032851A JP3285184A JPS60176249A JP S60176249 A JPS60176249 A JP S60176249A JP 59032851 A JP59032851 A JP 59032851A JP 3285184 A JP3285184 A JP 3285184A JP S60176249 A JPS60176249 A JP S60176249A
- Authority
- JP
- Japan
- Prior art keywords
- type
- buried
- areas
- epitaxial layer
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置に関し、特に埋込資域を有する半
導体装置に関するものである、。
導体装置に関するものである、。
最近、バイポーラ型半導体装置においてもＭＯ８型同様
集積化かめざましく、単位面積当りの素子領かの占める
割シ合が埠加し、そのために埋込層の占有面積も増力口
している。バイボー２型トランジスターは、スイッチン
グスピード高速化のだめに、トランジスタの接合容量、
ベース低チ１、コレクタ１０列抵抗を減らし、ベース輻
を狭くする等の配慮がなされている。コレクタ直列抵扮
を下げるために、例えはＰ型半導体基板上に胎拒抗の欽
いＮ＋型坤込督域をもうけ、その上に層抵抗の高いＮ−
型エピタキシャル層を堆和し、かつペースの接合容量を
小さくしている。
集積化かめざましく、単位面積当りの素子領かの占める
割シ合が埠加し、そのために埋込層の占有面積も増力口
している。バイボー２型トランジスターは、スイッチン
グスピード高速化のだめに、トランジスタの接合容量、
ベース低チ１、コレクタ１０列抵抗を減らし、ベース輻
を狭くする等の配慮がなされている。コレクタ直列抵扮
を下げるために、例えはＰ型半導体基板上に胎拒抗の欽
いＮ＋型坤込督域をもうけ、その上に層抵抗の高いＮ−
型エピタキシャル層を堆和し、かつペースの接合容量を
小さくしている。
−４−に、Ｎ−型エビタキャル層をＰ−型生導剃・基板
上に堆積する際、前記Ｐ−型半導体基鈑上にエビ層形成
前にもうけた不純物＃度の高いＮ＋型型埋領領域ら、Ｎ
型不純←・が飛び出し、堆積と同時にエピタキシャル層
内に前記不純物がとり込まれていくという物象（これを
オートドーピングという）が起こる。この現象は埋込領
域の総置）ｔに影響を受け、面積が大きい程ドーピング
号が多くなシ結果として持合容量が増えるという欠点が
生じる。これを以下に訃明する。
上に堆積する際、前記Ｐ−型半導体基鈑上にエビ層形成
前にもうけた不純物＃度の高いＮ＋型型埋領領域ら、Ｎ
型不純←・が飛び出し、堆積と同時にエピタキシャル層
内に前記不純物がとり込まれていくという物象（これを
オートドーピングという）が起こる。この現象は埋込領
域の総置）ｔに影響を受け、面積が大きい程ドーピング
号が多くなシ結果として持合容量が増えるという欠点が
生じる。これを以下に訃明する。
従来この種のバイポーラ型坐導体装餉け、第１図に示す
ように１Ｐ型型半体基板１士にＭ 型埋込層２を形成し
、その上にＮ−型層３をエピタキシャル法で堆積し、次
に絶縁物４でｆ子ｍ−９離を施してＮ型層の島３′ を
形成する。さらに前記Ｎ−エピタキシャル層３，３′の
表面を絶縁膜５で櫟い通常の方法で窓をあけ、拡散して
Ｎ 型コレクタ取シ出し領＠６、Ｐ型ベース領域７、Ｎ
型エミッタ領域８及び電極９を形成し、バイボー２型
半導体装置を杵成する。
ように１Ｐ型型半体基板１士にＭ 型埋込層２を形成し
、その上にＮ−型層３をエピタキシャル法で堆積し、次
に絶縁物４でｆ子ｍ−９離を施してＮ型層の島３′ を
形成する。さらに前記Ｎ−エピタキシャル層３，３′の
表面を絶縁膜５で櫟い通常の方法で窓をあけ、拡散して
Ｎ 型コレクタ取シ出し領＠６、Ｐ型ベース領域７、Ｎ
型エミッタ領域８及び電極９を形成し、バイボー２型
半導体装置を杵成する。
しかし、集ｅ密度が増すに従ってＮ 型埋込層２の占め
る割合が増し、これが約２０％以上になるとＮ型エピタ
キシャル層３の堆Ｋｆｔ時に起こるオートドーピングの
量が増え、その結果としてＮ型エビタキシャルル・３の
表面近くまでＮ酉（不純物の塗炭の濃い部分かできてし
まい、コレクターベース間の而」圧の但下、トランジス
タ接合＠量の坩・力ロベース幅がコントロールできない
等のトランジスタ特性の劣化をもたらし耐圧の低いスイ
ッチングスピードの遅い性能の悪い牛導体装警力；でき
あがることになる。
る割合が増し、これが約２０％以上になるとＮ型エピタ
キシャル層３の堆Ｋｆｔ時に起こるオートドーピングの
量が増え、その結果としてＮ型エビタキシャルル・３の
表面近くまでＮ酉（不純物の塗炭の濃い部分かできてし
まい、コレクターベース間の而」圧の但下、トランジス
タ接合＠量の坩・力ロベース幅がコントロールできない
等のトランジスタ特性の劣化をもたらし耐圧の低いスイ
ッチングスピードの遅い性能の悪い牛導体装警力；でき
あがることになる。
本発明の目的は、埋込令゛域を有する半導体装置におい
て、オートドーピング量を抑えることによって高耐圧で
接合＠貴の小さいトランジスタ細切を設はスイッチング
スピードの速い、性能の良い半導体装置を提供すること
である。
て、オートドーピング量を抑えることによって高耐圧で
接合＠貴の小さいトランジスタ細切を設はスイッチング
スピードの速い、性能の良い半導体装置を提供すること
である。
本発明によれば、−導電型半導付基体に逆導電型不純物
濃度の異なる第１の埋込領域と第２の埋込領域、とを形
成し、その上に通導１１型のエピタキシャル層を形成し
、該エピタキシャル層を島領域に分離して各島領場内に
回路素子を形成したことを特徴とする半導体装置が得ら
れる。
濃度の異なる第１の埋込領域と第２の埋込領域、とを形
成し、その上に通導１１型のエピタキシャル層を形成し
、該エピタキシャル層を島領域に分離して各島領場内に
回路素子を形成したことを特徴とする半導体装置が得ら
れる。
次に本発明を図面を用いてさらに詳細に訃明する。
第２図（ａ）乃至第２図（ｄ）は、本発明の一実施例を
その製造工程順に示した各−ｆ面図である。まず、第２
図（ａ）に示すように ｌａｗ半導体基板１上に逆折的
に第１のＮ＋型埋込仙域２と第２のＮ＋型型埋領領域２
′を形成する。この２つの埋込参・域は不純物又はその
濃度が異なるものとし、例えば、埋込領域の不純物とし
てん１の埋込領域２にマンチモン、多４２の埋込領域２
′ に砒素を用いたり、成るいは埋込領域の不純物濃度
に濃淡をつけ第１の埋込急場、２は濃度を薄くシ、第２
の埋込領域は通常の濃度で拡散し、エピタキシャルπ・
の形成前の第１の埋込領域２の表面＆展をｕ７２の埋込
領域２′の５０〜８０チり下になるようにしておく。
その製造工程順に示した各−ｆ面図である。まず、第２
図（ａ）に示すように ｌａｗ半導体基板１上に逆折的
に第１のＮ＋型埋込仙域２と第２のＮ＋型型埋領領域２
′を形成する。この２つの埋込参・域は不純物又はその
濃度が異なるものとし、例えば、埋込領域の不純物とし
てん１の埋込領域２にマンチモン、多４２の埋込領域２
′ に砒素を用いたり、成るいは埋込領域の不純物濃度
に濃淡をつけ第１の埋込急場、２は濃度を薄くシ、第２
の埋込領域は通常の濃度で拡散し、エピタキシャルπ・
の形成前の第１の埋込領域２の表面＆展をｕ７２の埋込
領域２′の５０〜８０チり下になるようにしておく。
次に第２図（ｂ）に示すように、半導体基板１の表面に
Ｎ−型エピタキシャル層３を堆和し、次に第２図（Ｃ）
に示すように、か１記工ピタキシヤル層を島領域３′
に分離せる絶縁物４を形成し、さらに前記Ｎ−智″エピ
タキシャル層３，３′の表面を絶縁−５で覆い４２図（
ｄ）に示すように各島ｔｆＪｋ３’ に通常の方法で窓
をあり゛、拡散してｈ 型コレクタ取り出し俵域６、Ｐ
＋型ベース伽域７、Ｎ＋型エミッタ修坏８、そして各領
域に聾＆９を形成する。
Ｎ−型エピタキシャル層３を堆和し、次に第２図（Ｃ）
に示すように、か１記工ピタキシヤル層を島領域３′
に分離せる絶縁物４を形成し、さらに前記Ｎ−智″エピ
タキシャル層３，３′の表面を絶縁−５で覆い４２図（
ｄ）に示すように各島ｔｆＪｋ３’ に通常の方法で窓
をあり゛、拡散してｈ 型コレクタ取り出し俵域６、Ｐ
＋型ベース伽域７、Ｎ＋型エミッタ修坏８、そして各領
域に聾＆９を形成する。
本実施例は、Ｎ 型埋込恰域を泥１の埋込領域２と第２
の埋込領域２′ に分はエピタキシャル層の形成前の身
・１の埋込領域２の表面両度か詳・２の通常濃度の埋込
＋！ｆｉ域２′ の５０〜８０１シ下になるようにし、
埋込領域の占める割合が大きい牛梼体装置であっても１
．エピタキシャル層の堆朴時にとり込捷れるオートドー
ピングによる不純物かを少なくシ、エピタキシャル層の
表面近くまで濃度の溌い部分かでき疫いようにすること
によシ、ベース−コレクタ耐圧を高くシ、俤合容量を小
さくし、ベース幅のコントロールを容易にし、トランジ
スタ特性の劣化を防ぎスイッチングスピードの早い性能
の良い半導体装ｔ）とすることができる。
の埋込領域２′ に分はエピタキシャル層の形成前の身
・１の埋込領域２の表面両度か詳・２の通常濃度の埋込
＋！ｆｉ域２′ の５０〜８０１シ下になるようにし、
埋込領域の占める割合が大きい牛梼体装置であっても１
．エピタキシャル層の堆朴時にとり込捷れるオートドー
ピングによる不純物かを少なくシ、エピタキシャル層の
表面近くまで濃度の溌い部分かでき疫いようにすること
によシ、ベース−コレクタ耐圧を高くシ、俤合容量を小
さくし、ベース幅のコントロールを容易にし、トランジ
スタ特性の劣化を防ぎスイッチングスピードの早い性能
の良い半導体装ｔ）とすることができる。
また、他の実施例では第３図に示すように、Ｎ＋型埋込
％城の不純物濃度をそのデバイスの用途に応じて３種以
上に分はエピタキシャル層堆積剤の表面濃度を３ステッ
プ２．２’、２’以上に分けて下げ、オートド−ピンク
量を減らしても良い。
％城の不純物濃度をそのデバイスの用途に応じて３種以
上に分はエピタキシャル層堆積剤の表面濃度を３ステッ
プ２．２’、２’以上に分けて下げ、オートド−ピンク
量を減らしても良い。
以上の結果、エピタキシャル層へのオートドーピングは
減り濃度に影響される括合容キ等の欠点を勉決できる。
減り濃度に影響される括合容キ等の欠点を勉決できる。
ただし、不純物＠度の低い埋込領域をもつ島領域はコレ
クタ直列抵抗が弱干高くなるので、この部分にはコレク
タ直列抵抗よりも接合容量を減らす方が望ましい素子を
形成しなければならない。−例としてＦＲＯＭを例にと
ると、セル部および書込み部は高濃度埋込領域上に形成
し、入出力部等の周辺部は低濃度埋込領埴土に形成する
方がよい。
クタ直列抵抗が弱干高くなるので、この部分にはコレク
タ直列抵抗よりも接合容量を減らす方が望ましい素子を
形成しなければならない。−例としてＦＲＯＭを例にと
ると、セル部および書込み部は高濃度埋込領域上に形成
し、入出力部等の周辺部は低濃度埋込領埴土に形成する
方がよい。
以上説明したように、本発明によれば簡単な抱造でエピ
タキシャル層の堆積時のオートドーピング量を抑え、扁
耐圧で、接合容量の小さいスイッチングスピードの速い
、高性能の半導体装置及びその製造方法が得られ、その
効果は非常に太きい。
タキシャル層の堆積時のオートドーピング量を抑え、扁
耐圧で、接合容量の小さいスイッチングスピードの速い
、高性能の半導体装置及びその製造方法が得られ、その
効果は非常に太きい。
第１図は、従来の半導体装置の断面図を示す。
第２図（ａ）乃至第２図（ｄ）は本発明の一実施例につ
いてその主要製造工程における半導体装置の断面図、第
３図は他の実施例の断面図を示す。 １・・・・・・Ｐｇ半導体基板、２．２’ 、２’・・
・・・・Ｎ 型埋込層、３・・・・・・Ｎ型エピタキシ
ャル層、４・・・・・・絶縁物、５・・・・・・絶縁膜
、６・・・・・・Ｎ 型コレクタ・リーチスルー細板、
７・・・・・・ベース領域、８・・・・・・エミッタ領
域、９・・・・・・電極。 筋２図（幻 ８２区（ｂ） 第２図（Ｃ） 功ち２Ｌロ （ダノ
いてその主要製造工程における半導体装置の断面図、第
３図は他の実施例の断面図を示す。 １・・・・・・Ｐｇ半導体基板、２．２’ 、２’・・
・・・・Ｎ 型埋込層、３・・・・・・Ｎ型エピタキシ
ャル層、４・・・・・・絶縁物、５・・・・・・絶縁膜
、６・・・・・・Ｎ 型コレクタ・リーチスルー細板、
７・・・・・・ベース領域、８・・・・・・エミッタ領
域、９・・・・・・電極。 筋２図（幻 ８２区（ｂ） 第２図（Ｃ） 功ち２Ｌロ （ダノ
Claims (1)
- 一導電型半導体基板内に複数に分割されて形成された逆
塙霜型の埋込領域の不純物濃度に差をもたせたことを喘
佇・とする埋込領域を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032851A JPS60176249A (ja) | 1984-02-23 | 1984-02-23 | 埋込領域を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032851A JPS60176249A (ja) | 1984-02-23 | 1984-02-23 | 埋込領域を有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60176249A true JPS60176249A (ja) | 1985-09-10 |
Family
ID=12370335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032851A Pending JPS60176249A (ja) | 1984-02-23 | 1984-02-23 | 埋込領域を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144568A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | バイポ−ラ半導体集積回路 |
-
1984
- 1984-02-23 JP JP59032851A patent/JPS60176249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144568A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | バイポ−ラ半導体集積回路 |
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