JPS63146455A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63146455A JPS63146455A JP62292005A JP29200587A JPS63146455A JP S63146455 A JPS63146455 A JP S63146455A JP 62292005 A JP62292005 A JP 62292005A JP 29200587 A JP29200587 A JP 29200587A JP S63146455 A JPS63146455 A JP S63146455A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- semiconductor device
- lid portion
- package
- heat
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W40/00—Arrangements for thermal protection or thermal control
- H10W40/10—Arrangements for heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置及びその回路装置に関するもので
ある。
ある。
従来、大消費電力を有する高密度回路装置は配線基板が
ヒートシックとなり得す個々の半導体装置に取付けられ
た放熱フィンにより熱を逃している。この時の半導体装
置のパッケージング構造はチップ取付は面側を放熱フィ
ン側にし、チップアクティブ面を配線基板側にしたパッ
ケージを使用し、リードの成形により、配線基板に取付
けるよ５にしている。しかし、放熱フィンと半導体装置
との熱膨張係数が異なる場合は、両者間に歪が生じるこ
とによりパッケージング構造が破壊され、放熱性が低下
するおそれがある。さらに、上記パッケージング構造を
チップキャリアに適用しようとした場合は、パッケージ
におけるチップのアクティブ面のキャップが突出してい
ることから、配線基板にキャップ側をダイレクトに接続
できない。
ヒートシックとなり得す個々の半導体装置に取付けられ
た放熱フィンにより熱を逃している。この時の半導体装
置のパッケージング構造はチップ取付は面側を放熱フィ
ン側にし、チップアクティブ面を配線基板側にしたパッ
ケージを使用し、リードの成形により、配線基板に取付
けるよ５にしている。しかし、放熱フィンと半導体装置
との熱膨張係数が異なる場合は、両者間に歪が生じるこ
とによりパッケージング構造が破壊され、放熱性が低下
するおそれがある。さらに、上記パッケージング構造を
チップキャリアに適用しようとした場合は、パッケージ
におけるチップのアクティブ面のキャップが突出してい
ることから、配線基板にキャップ側をダイレクトに接続
できない。
従りて、一般的方法であるパッケージのチップ取付面側
を配線基板面にして接続し、配線基板より放熱させる努
力をしている。然しこの方法はチップキャリアペースと
配線基板を介しての放熱であり、放熱効果的に制限のあ
る構造となる。
を配線基板面にして接続し、配線基板より放熱させる努
力をしている。然しこの方法はチップキャリアペースと
配線基板を介しての放熱であり、放熱効果的に制限のあ
る構造となる。
本発明は上記問題点を解決した半導体装置及びその回路
装置を提供することＫある。以下、本発明を具体的に詳
述する。
装置を提供することＫある。以下、本発明を具体的に詳
述する。
第１図１８１〜（ｂｌは本発明の半導体装置に用いるパ
ッケージの一例である。本図はセラミックグリ−／−／
−ト法により作られた多層メタライズ配線セラミックチ
ップキャリアであり、先ず、セラミック粉末と有機バイ
ンダーにより構成されたグリーンシートを４枚用意しく
１，１，１．１の母材）、それぞれ耐熱性メタライズ印
刷を５．６．７．８のパターンで行う。後１，１，１は
５．６’、 ７’の穴をそれぞれうがち、それぞれのシ
ートは位置決めされた後重ねられ、加熱加圧され、グリ
ーンシート中のバインダーの融着により一体化させる。
ッケージの一例である。本図はセラミックグリ−／−／
−ト法により作られた多層メタライズ配線セラミックチ
ップキャリアであり、先ず、セラミック粉末と有機バイ
ンダーにより構成されたグリーンシートを４枚用意しく
１，１，１．１の母材）、それぞれ耐熱性メタライズ印
刷を５．６．７．８のパターンで行う。後１，１，１は
５．６’、 ７’の穴をそれぞれうがち、それぞれのシ
ートは位置決めされた後重ねられ、加熱加圧され、グリ
ーンシート中のバインダーの融着により一体化させる。
次いで９′が８のメタライズパターンの外形切断される
であろう中心綜上九円形状にあけられ、９のスルーホー
ルメタライズが施される。これにより、それぞれの６と
８が接続されることになる。この後、９の中心を通るカ
ッターでもって外形切断され、チップキャリア構造の生
の外形が完成する。次いで焼成により有機バインダーを
飛散させ、セラミック粒子を焼結させ磁器状にさせる。
であろう中心綜上九円形状にあけられ、９のスルーホー
ルメタライズが施される。これにより、それぞれの６と
８が接続されることになる。この後、９の中心を通るカ
ッターでもって外形切断され、チップキャリア構造の生
の外形が完成する。次いで焼成により有機バインダーを
飛散させ、セラミック粒子を焼結させ磁器状にさせる。
この時メタライズ金属粉末も同時に焼結し、セラミック
と強固に接着すると共に電気伝導を有する配線パターン
となる。次いで素子組立を容易にさせるために、露出し
たメタライズ上にニッケルメッキを下地とした金メッキ
が施される（−例）ことにより、チップキャリアが完成
する。
と強固に接着すると共に電気伝導を有する配線パターン
となる。次いで素子組立を容易にさせるために、露出し
たメタライズ上にニッケルメッキを下地とした金メッキ
が施される（−例）ことにより、チップキャリアが完成
する。
第２図（ａｌ〜（ｂｌは前記第１図のチップキャリアに
ＬＳＩ素子が組立てられ封止された状態を示す図の一例
である。先ずＬＳＩ素子（チップ）１０が金めっきされ
たメタライズ上にＡｕ−８ｉ共晶合金で接続され、金又
はアルミニウムＷＡ１１でＬＳＩ配線上のパッドとメタ
ライズバター／６がポンディングされる。次いで、セラ
ミックと熱膨張係数の近似した材質の蓋１２が７のメタ
ライズパターン上に適切な方法九より接続され封止され
る。
ＬＳＩ素子が組立てられ封止された状態を示す図の一例
である。先ずＬＳＩ素子（チップ）１０が金めっきされ
たメタライズ上にＡｕ−８ｉ共晶合金で接続され、金又
はアルミニウムＷＡ１１でＬＳＩ配線上のパッドとメタ
ライズバター／６がポンディングされる。次いで、セラ
ミックと熱膨張係数の近似した材質の蓋１２が７のメタ
ライズパターン上に適切な方法九より接続され封止され
る。
例えば蓋１２はコバール材で形成され、金めつきが施さ
れ、メタライズパターン７と近（また角リング状の金−
錫合金の箔を界して重ね加熱し金−錫合金により融着封
止する。この際、蓋工２の上面は電極８の面より下側に
ある。以上によりチップキャリアに組立てられたＬＳＩ
デバイスが完成することにおいて配線基板への実装は外
部導出電極８により行なわれるため、電極８が配線基板
上の接続電極に対向する。この結果、ＬＳＩ素子チッグ
１０は配線基板の反対面にセラミックチップキャリアベ
ース層１′を界して位置することになり、上面から放熱
を行う場合の有効な構造となる。
れ、メタライズパターン７と近（また角リング状の金−
錫合金の箔を界して重ね加熱し金−錫合金により融着封
止する。この際、蓋工２の上面は電極８の面より下側に
ある。以上によりチップキャリアに組立てられたＬＳＩ
デバイスが完成することにおいて配線基板への実装は外
部導出電極８により行なわれるため、電極８が配線基板
上の接続電極に対向する。この結果、ＬＳＩ素子チッグ
１０は配線基板の反対面にセラミックチップキャリアベ
ース層１′を界して位置することになり、上面から放熱
を行う場合の有効な構造となる。
第３図は本発明の半導体装置を配線基板に実装した構造
の回路装置の一例である。配線基板１５に配置された電
極１４に対向させチップキャリア上の重視８を置き半田
等のロウ材１３でもって接合させる。さらに放熱体であ
る小分割された放熱フィン１６を複数個セラミックチッ
プキャリアの素子取付されたセラミックベースの裏面側
に半田付等の適切な方法で取付け、放熱効果を良くして
いる。これにより、熱フィンとセラミックとの熱膨張係
数が異ることによる絶対歪量を低減させることが可能と
なる。第４図は配線基板に、チップキャリアに組立てら
れたＬＳＩデバイス２３が複数個第３図の状態で接続さ
れた状態の本発明の回路装置を示す。最近の高速高集積
デバイスは数ワこのような高放熱密度では配線基板に熱
伝導度のよいセラミックを使用しても配線基板がヒート
シンクになり得す、配線基板のデバイス取付は面上で強
制空冷する方法が最も効果的である。この際ＬＳＩデバ
イス２３が空冷流路に最も近いところの前記セラミック
チップキャリアのペース面に位置しすることは、熱抵抗
の最も小さな構造となる。
の回路装置の一例である。配線基板１５に配置された電
極１４に対向させチップキャリア上の重視８を置き半田
等のロウ材１３でもって接合させる。さらに放熱体であ
る小分割された放熱フィン１６を複数個セラミックチッ
プキャリアの素子取付されたセラミックベースの裏面側
に半田付等の適切な方法で取付け、放熱効果を良くして
いる。これにより、熱フィンとセラミックとの熱膨張係
数が異ることによる絶対歪量を低減させることが可能と
なる。第４図は配線基板に、チップキャリアに組立てら
れたＬＳＩデバイス２３が複数個第３図の状態で接続さ
れた状態の本発明の回路装置を示す。最近の高速高集積
デバイスは数ワこのような高放熱密度では配線基板に熱
伝導度のよいセラミックを使用しても配線基板がヒート
シンクになり得す、配線基板のデバイス取付は面上で強
制空冷する方法が最も効果的である。この際ＬＳＩデバ
イス２３が空冷流路に最も近いところの前記セラミック
チップキャリアのペース面に位置しすることは、熱抵抗
の最も小さな構造となる。
第５図は本発明に適用可能な金属板加工体である接続ピ
ース２０の種々の形状を示したものであシ 金、４２アロイ、ベリリウム鋼、真チユウ等が考えられ
る。
ース２０の種々の形状を示したものであシ 金、４２アロイ、ベリリウム鋼、真チユウ等が考えられ
る。
第６図は有機系配線基板１５′の電極１４とセラミック
チップキャリアの電極８を対向させ、前記接続ピース２
０を界してロウ材により融接した構造を示すものであり
、２０はセラミックチップキャリアと配線基板の熱膨張
の差による歪を変形でもって吸収することができる。即
ち、第ギ図に示す笑施例は円筒状のス＋３Ｊを横にした
ものでこの接続ピースが容易に変形することが判明する
。
チップキャリアの電極８を対向させ、前記接続ピース２
０を界してロウ材により融接した構造を示すものであり
、２０はセラミックチップキャリアと配線基板の熱膨張
の差による歪を変形でもって吸収することができる。即
ち、第ギ図に示す笑施例は円筒状のス＋３Ｊを横にした
ものでこの接続ピースが容易に変形することが判明する
。
但し第５図Ｉｌｌと（ａｔは変形の方向性が多少存在す
るが同図Ｔｂ） 、 ＩｃＩ 、 ｌｄｌはその方向性
もなくさらに望ましい形状であることが判る。
るが同図Ｔｂ） 、 ＩｃＩ 、 ｌｄｌはその方向性
もなくさらに望ましい形状であることが判る。
この接触時の繁雑さを防止するため、あらかじめ電極８
に高融点ロウ材２１で接続ピース２０を取付けておき配
線基板接続時は低融点ロウ材、例えば半田２２で行５こ
とも可能である。
に高融点ロウ材２１で接続ピース２０を取付けておき配
線基板接続時は低融点ロウ材、例えば半田２２で行５こ
とも可能である。
第１図１り〜ｔｂｌは本発明に用いるパッケージの一例
を示す図で、ｌａｌは平面図、ｔｂｌは断面図、第２図
１ａｌ〜（ｂｌは本発明に用いる半導体装置の一例を示
す図で、Ｉｌｌは平面図、（ｂ）は断面図、第３図は本
発明に係る半導体装置を配線基板に実装した回路装置を
示す断面図、第４図は本発明に係る回路装置を示す側面
図、第２図１ａｌ〜（６１は本発明に係る金属板加工体
を示す斜視図、第６図は本発明に係る回路装置を示す断
面図である。 １・・・パッケージの基材、９・・・スルーホールメタ
ライズ（外部接続用端子）、１０・・・半導体素子チッ
プ、１２・・・蓋、１３・・・ロウ材、１６・・・放熱
フィン、２０・・・金属板加工体である接続ピース、２
１・・・高融点ロウ材、２２・・・はんだ、２３・・・
ＬＳＩデバイス。 第 １ 図 （６Ｌ） 第 ２ 図 （ｄ） 第 ５ 図
を示す図で、ｌａｌは平面図、ｔｂｌは断面図、第２図
１ａｌ〜（ｂｌは本発明に用いる半導体装置の一例を示
す図で、Ｉｌｌは平面図、（ｂ）は断面図、第３図は本
発明に係る半導体装置を配線基板に実装した回路装置を
示す断面図、第４図は本発明に係る回路装置を示す側面
図、第２図１ａｌ〜（６１は本発明に係る金属板加工体
を示す斜視図、第６図は本発明に係る回路装置を示す断
面図である。 １・・・パッケージの基材、９・・・スルーホールメタ
ライズ（外部接続用端子）、１０・・・半導体素子チッ
プ、１２・・・蓋、１３・・・ロウ材、１６・・・放熱
フィン、２０・・・金属板加工体である接続ピース、２
１・・・高融点ロウ材、２２・・・はんだ、２３・・・
ＬＳＩデバイス。 第 １ 図 （６Ｌ） 第 ２ 図 （ｄ） 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、複数のセラミックを積層してなるパッケージと、一
主面にワイヤボンディング面を有しかつその一主面とは
反対の面で前記パッケージの所定箇所に接続される半導
体素子と、前記ワイヤボンディング面よりも上方に形成
される蓋部と、前記蓋部の周囲でこの蓋部よりも上方に
設けられる外部接続用導電体と、前記パッケージの前記
半導体素子が接続される箇所とは反対の他の箇所に形成
される複数の放熱フィンとを有することを特徴とする半
導体装置。 ２、複数のセラミックを積層して成るパッケージと、一
主面にワイヤボンディング面を有しかつその一主面とは
反対の面で前記パッケージの所定箇所に接続される半導
体素子と、前記ワイヤボンディング面よりも上方に形成
される蓋部と、前記蓋部の周囲でこの蓋部よりも高い位
置に設けられる外部接続用導電体と、前記パッケージの
前記半導体素子が接続される箇所とは反対の他の箇所に
形成される複数の放熱フィンとを有する半導体装置が配
線基板上に設けられ、前記半導体装置の外部接続用導電
体が前記配線基板の配線面に接続されてなることを特徴
とする回路装置。 ３、配線基板と半導体装置の外部接続用導電体との固着
には、配線基板と半導体装置との熱膨張の差を吸収する
金属板加工体を介してロウ材を用いて嵌合されてなるも
のが使用されていることを特徴とする特許請求の範囲第
２項記載の回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292005A JPS63146455A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292005A JPS63146455A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13163478A Division JPS5559746A (en) | 1978-10-27 | 1978-10-27 | Semiconductor device and its mounting circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63146455A true JPS63146455A (ja) | 1988-06-18 |
| JPH0234180B2 JPH0234180B2 (ja) | 1990-08-01 |
Family
ID=17776296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292005A Granted JPS63146455A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63146455A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113166A (en) * | 1977-03-25 | 1977-09-22 | Hitachi Ltd | Radiating fin for power transistor |
| JPS53119675A (en) * | 1977-03-28 | 1978-10-19 | Fujitsu Ltd | Mounting structure of lsi |
| JPS6220701A (ja) * | 1985-07-19 | 1987-01-29 | Araya Kogyo Kk | スポークハグ組立体の移送装置 |
-
1987
- 1987-11-20 JP JP62292005A patent/JPS63146455A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113166A (en) * | 1977-03-25 | 1977-09-22 | Hitachi Ltd | Radiating fin for power transistor |
| JPS53119675A (en) * | 1977-03-28 | 1978-10-19 | Fujitsu Ltd | Mounting structure of lsi |
| JPS6220701A (ja) * | 1985-07-19 | 1987-01-29 | Araya Kogyo Kk | スポークハグ組立体の移送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234180B2 (ja) | 1990-08-01 |
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