JPS63146560A - 密着形イメ−ジセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は密着形イメージセンサに関し、特にファクシミ
リ、複写機、イメージスキャナ等の光電変換デバイスと
して用いられる密着形イメージセンサに関するものであ
る。

〔従来の技術〕

密着形イメージセンサはＭＯ３形■ｃイメージセンサや
ＣＣＤイメージセンサ等のＩＣイメージセンサと比較し
てレンズによる縮小光学系を用いないので、小型で経済
性に優れている。

この様な密着形イメージセンサを順次走査駆動する回路
として第２図に示す様なものがある。第２図は一般的な
密着形イメージセンサの一例を示す基本回路図で、例え
ばそれぞれ６４段／チ・ツブあるいは１２８段／チップ
のシフトレジスタ走査回路アド−ス用のＭＯＳ　Ｆ　Ｅ
Ｔスイッチ１１からなる複数個の駆動用集積回路を例え
ば図示してぃないガラス基板上に光電変換索子１２と共
にハイブリッド実装している。この光電変換素子１２と
して例えばアモルファシシリコン等を用いて蓄積モード
動作で光信号を読み取る場合、ＭＯ３ＦＥＴスイッチ１
１のゲート・ドレイン重なり容量１３を通してゲーＩ・
に印加したパルスのスイッチング雑音およびシフトレジ
スタ走査回路１０の制御に必要なりロックパルスを供給
するタロツク入力線１４と信号線１５間の寄生結合容量
１６を通して現われるクロック雑音等によりＳＮ比が劣
化し、高解像度化や音速読取りができなかった。

この様な雑音を抑圧する種々の方式が提案されており、
Ａ４判、１６素子／ｍｍ、　０．８　ｍｓ　ｅ　ｃ／ラ
インでＳＮ比が２０ｄＢの開発報告例もあるが、中間調
やカラー化を考えるとまだ充分でない。

最近、本質的に低雑音であるＣＣＤ　ＩＣイメージセン
サの様な半導体基板を複数個並べ長尺化したいわゆるマ
ルチチップ型があり、その性能は上述したＭＯＳ　Ｆ　
ＥＴスイッチを利用したものに比べて非常に優れている
。例えばＡ４判、１６素子、７ｍｍ、　０．５　ｍｓ　
ｅ　（／ライン以下でＳＮが５０ｄＢ程度であり、ＳＮ
比では２０〜３０倍以上優れている。この様なマルチチ
ップ型密着形イメージセンサの例を第３図、第４図に示
す。第３図。

第４図はそれぞれ従来のＣＣＤマルチチップ型密着形イ
メージセンサの第１．第２の例を示す模式的構成図であ
る。第１の例は半導体基板１を千鳥状に配列したもの（
テレビジョン学会技術報告ＥＤ６８１．ＰＰ４９〜５３
．昭和５７年）であり、第２の例は半導体基板１を直線
状に配列したもの（電子通信学会技術研究報告ＥＤ８４
−１６１　。

１９８５＞である。

〔発明が解決しようとする問題点〕

第１の例では千鳥状に配置された半導体基板１は読取り
ラインが異なるためラインメモリが必要となり回路構成
を複雑にするという欠点がある。

一方、第２の例はこの様なラインメモリを必要としない
様に工夫されたものだが、半導体基板１間の接続部での
光電変換素子の特性が問題になる。

通常この様な高性能型では解像度も高くなければ意味が
ない。現在では１６素子／　ｍ　ｍ以上の高解像度化の
要求が高く、この場合素子ピッチは６２．５μｒｎで一
般的には画素寸法５０μｍ、ギャップ１２５μｆｆ＋と
なる。従って、第４図に見られる様に半導体基板１を直
線状に並べる場合、各半導体基板１の端部を例えばρｒ
１接合フォトダイオード１７からなる最近接の素子から
６２．５μｍ以内という高制度切断が必要で、しかも暗
電流増加や光電変換特性の劣化の原因となる様な機械的
なダメージを与えない様な切断が必要である７しかし、
通常半導体基板１を切断する場合、スクラブラインから
少なくとも活性領域は１１１０１ｔ　ｒｎ以上離すこと
が特性上および歩留まり上必要とされているう 辺、上の様にＣＣＤ　Ｉ　Ｃイメージセンサを複数個直
線状に並べた長尺のイメージセンサは、回路構成を複雑
にすることなく高性能化が達成されるにもかかわらず、
半導体基板１の歩留まりや端部に鱈ら近い光電変換素子
の特性劣化という欠点があった１、 〔問題点を解決するための手段Ｊ 本発明の密着型イメージセンサは、複数個に分離し直線
状に配列した個別電極列とこの個別電極列の両側に振り
分けた引出し電極とこの引出し電極に１対１に接続され
たトランスフアゲ−１〜とこのトランスファゲートに接
続されたＣＣＤシフトレジスタとからなる複数段の電荷
転送手段および出力アンプからなり、前記個別電極列の
両側に設置された信号電荷読出し回路を備えた複数個の
半導体基板を長尺基板上に前記個別電極列が一直線状と
なる様に配列してなる密着形イメージセンサ駆動用の集
積回路と、この密着形イメージセンサ駆動用の集積回路
の少なくともすべての前記個別電極列を覆う様に設けた
光電変換薄膜と、この光電変換薄膜上に設けた透明電極
とから構成されている。

［、作用〕 本発明の構成をとることにより、高速、高感度。

低雑音性をいかし、しがも歩留まりよく素子特性の１リ
ー性の優れた非常に素子密度の高い高解で象度の密着形
イメージセンサが得られる。すなわち本発明では、高速
、高感度、低雑音性に優れたＣＣＤシフトレジスタと光
電変換素子部となる個別電極列を設けた駆動用集積回路
を複数個、前記個別電極列が直線状の長尺アレイとなる
様に並べ、この上に直線状の長尺アレイとなった個別電
極列を覆う様に帯状に光電変換薄膜と透明電極とを順次
積層し光電変換素子列とする構成をとっている。

さらに、個別電極列を挟んでその両側にＣＣＤシフトレ
ジスタを配置し、前記個別電極からの引出し電極を半数
に分けてそれぞれ前記両側のＣＣＤシフトレジスタに接
続する構成をとっている。

従って本発明では、光電変換素子は駆動用集積回路を切
断し、−直線に並べた後に形成されるため、切断、配置
に伴う素子の特性劣化は全くなく、さらに素子密度が高
くなっても実効的にＣＣＤシフシフレジスタの長さは、
片側だけにＣＣＤシフトレジスタを配置した場合に比べ
ると半分となり、ＣＣＤシフトレジスタの長さで素子密
度を制限されることが半減されるので、歩留まり、均一
性が良くさらに高解像度の密着形イメージセンサを実現
できる。

〔実施例〕

次に、本発明の実施例について第１図を参照して詳細に
説明する。

第１図は本発明の密着形イメージセンサの一実施例を示
す模式的構成図である。

半導体基板１上に複数段、例えば２５６段にわたり継続
接続されｆ、；　ＣＣＤシフトレジスタ２は、例えば転
送効率の高い埋込みチャネルＣＣＤシフトレジスタ（以
下単にＣＣＤシフトレジスタと呼ぶ）で構成され、転送
りロックにより蓄積された光信号電荷を次段へと順次転
送して時系列の出力を得る例えば２相ＣＣＤシフトレジ
スタである。

この２５６段のＣＣＤシフトレジスタ２に光信号電荷を
転送するために各段に１対１に対応して同数段のｌ・ラ
ンスファゲート３が接続されている。

また、トランスファゲート３の入力側にはそれぞれ引出
し電極４が接続され、その先端が光電変換素子の個別電
極５となっている。この引出し電極４は一直線状に配列
した個別電極５の両側に交互に引き出され、従って奇数
列と偶数列に分けられている。この奇数列、偶数列に対
しそれぞれ前記ＣＣｌ）シフトレジスタ２が構成されて
いる。従ってＣＣＤシフトレジスタ２が２５６段とする
と、個別電極５は５１２個のアレイを形成している。

この個別電極５の寸法は、例えば１６素子、／’ｍｍの
光電変換素子を形成する場合には、通常５０ノ１ｒｎ　
Ｘ　５０μｍでそのピ・ソチは６２．５Ｊｚｍとなって
いる。

また、カラー化な考えた場合、８素子／　ｍ　ｍのカラ
ー読取りでは赤、緑、青の３色分の素子密度２４素子／
　ｍ　ｍが必要となり、さらに１６素子、／′ｍ　ｆｆ
ｌのカラー読取りでは４８素子／　ｍ　ｍが必要である
。この時それぞれの素子ピ・ソチは約−１１，５Ｊｌ　
ｍおよび約２０．８μｍである、従って、例えば１チ・
ツブ５１２素子を考えた場合、素子列の長さは１６素子
／　ｍ　ｍのときは６２．５μｍ×５１２　＝　３２　
ｍ　ｒｎ、また２４素子、、・′ｍｍ、４８素子／′ｍ
　ｒｎではそれぞれ約２１．３ｍｍ、約１０．６ｍｍと
なる。

ところで、通常２相ＣＣＤシフトレジスタ２の１段当た
りの転送方向の寸法、つまりゲート長は転送できる信号
電荷量や現在のシリコンプロセスから考えて歩留まり良
くできるのは精々３０μｍが最小値となり、上記４８素
子／　ｍ　ｍの場合より１段当たりは長くなる。しかし
、本実施例では両側にＣＣＤシフトレジスタ２を振り分
けているなめ、その全長は一例では３ｏμｍ　Ｘ　２５
６　＝　７．６８ｍｍであり、素子列の長さより短くな
る。従って、半導体基板１を切断する際に、ＣＣＤシフ
トレジスタ２の様な活性領域は切断線からは充分な距離
を保つことができてダメージ等は受けない。

切断および実装する時点では、個別電極５は例えばアル
ミニウム等の単なる金属膜であり、光電変換薄膜は形成
されていないので素子としてのダメージには全く関係し
ない。ここまでのプロセスは通常の集積回路技術と同等
である。

切断された半導体基板１は、例えばアルミニウム、ステ
ンレスあるいはガラス等の安価な長尺基板６の上に、前
記個別電極らが一例の直線状となる様に複数個配列され
る。例えば、Ａ４判、１６素子／　ｍ　ｍの密着形イメ
ージセンサとする場合には、前に述べた様に１チツプ当
たり５１２素子とすると７個、また２４素子／ｍｍ、４
８素子／　ｒｎｍでそれぞれ１１個、２１個配列される
ことになる。もちろん個別電極５を除く部位は、通常の
集積回路の様に５ｉ０２やＰＳＧ（リンケイ酸ガラス）
等の保護膜で覆われていることが望ましい。

この様な長尺基板６上に例えば、光電変換特性に優れ、
大面積形成性に優れたアモルファスシリコン等からなる
光電変換薄膜７を前記個別電極５全域を覆う様に例えば
帯状に形成する。この上に、例えばＩＴＯ等からなる基
板導電層を形成し共通電極とすることにより、長尺のサ
ンドイッチ構造の光電変換素子列が構成され、その結果
、長尺の密着形イメージセンサが実現される。

なお第１図に示した実施例では、交互に引出し電極４が
振り分けられているが、特にこれには限定せず、個別電
極５の列を左右のブロックで振り分けた構成でもかまわ
ない。また、透明電極８上に素子部以外への高照射を防
ぐための、例えばＣｒ等からなる遮光膜を設ける構成で
もかまわない。

〔発明の効果〕

以上説明した様に本発明は、半導体基板を一例に並べ、
しかもＣＣＤシフトレジスタを利用した高速、高感度、
低雑音である密着形イ。メージセンサにおいて、個別電
極を含む駆動用集積回路を形成した半導体基板をまず複
数個並べて長尺化した後に、光電変換素子°を薄膜で同
一基板上に構成することにより、従来の光電変換素子を
駆動集積回路と同時に形成していた場合に比べて半導体
基板の切断による光電変換素子へのダメージを無くし、
歩留まりの良好な、かつ特性のそろった密着形イメージ
センサを実現できるという効果がある。さらに、電荷転
送部のＣＣＤシフトレジスタを素子列の両側に振り分け
ることにより、光素子密度化も容易に実現できるという
効果もある。

【図面の簡単な説明】

第１図は本発明の密着形イメージセンサの一実施例を示
す模式的構成図、第２図は一般的な密着形イメージセン
サの一例を示す基本回路図、第３図、第４図はそれぞれ
従来のＣＣＤマルチチップ形密着形イメージセンサの第
１．第２の例と示し模式的構成図である。 １・・・半導体基板、２・・・ＣＣＤシフトレジスタ、
３・・・トランスファゲート、４・・・引出し電極、５
・・・個別電極、６・・・長尺基板、７・・・光電変換
薄膜、８・・・透明電極、９・・・出力アンプ、１０・
・・ジットレジスタ走査回路、１１・・・ＭＯ３ＦＥＴ
スイッチ、１２・・・光電変換素子、１３・・・ゲート
・ドレイン重なり容量、１４・・・クロック入力線、１
５・・・信号線、１６・・・寄生結合容量、１７・・・
ｐｎ接合フォトダイオード、。

Claims (1)

【特許請求の範囲】
1. 　複数個に分離し直線状に配列した個別電極列とこの個
   別電極列の両側に振り分けた引出し電極とこの引出し電
   極に１対１に接続されたトランスファゲートとこのトラ
   ンスファゲートに接続されたＣＣＤシフトレジスタとか
   らなる複数段の電荷転送手段および出力アンプからなり
   、前記個別電極列の両側に設置された信号電荷読出し回
   路を備えた複数個の半導体基板を長尺基板上に前記個別
   電極列が一直線状となる様に配列してなる密着形イメー
   ジセンサ駆動用の集積回路と、この密着形イメージセン
   サ駆動用の集積回路の少なくともすべての前記個別電極
   列を覆う様に設けた光電変換薄膜と、この光電変換薄膜
   上に設けた透明電極とから構成されることを特徴とする
   密着形イメージセンサ。