JPS63146604A - マイクロ波増幅器 - Google Patents
マイクロ波増幅器Info
- Publication number
- JPS63146604A JPS63146604A JP61293936A JP29393686A JPS63146604A JP S63146604 A JPS63146604 A JP S63146604A JP 61293936 A JP61293936 A JP 61293936A JP 29393686 A JP29393686 A JP 29393686A JP S63146604 A JPS63146604 A JP S63146604A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pattern
- microwave amplifier
- ground
- rectangular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、衛星放送受信コンバータや衛星通信装置等に
使用されるマイクロ波増幅器に関するものである。
使用されるマイクロ波増幅器に関するものである。
従来の技術
従来、Ｘバンド、ＫｕＸバンドマイクロ波帯で使用され
るこの種のマイクロ波増幅器では、第２図に示すように
トランジスタの接地電極は、そのリード線幅より広い幅
の矩形パターンを有するスルホールで接地されている。
るこの種のマイクロ波増幅器では、第２図に示すように
トランジスタの接地電極は、そのリード線幅より広い幅
の矩形パターンを有するスルホールで接地されている。
第２図において、１は誘電体基板、２はマイクロストリ
ップパターンで形成した人力整合回路、３はマイクロス
トリップパターンで形成した出力整合回路、４はＦＥＴ
のゲート電極リード、５は電界効果トランジスタ（以下
、ＦＥＴという）のドレイン電極リード、５ａ、６ｂは
ＦＥＴのソース電極リード、７ａ、７ｂはスルホール、
８ａ。
ップパターンで形成した人力整合回路、３はマイクロス
トリップパターンで形成した出力整合回路、４はＦＥＴ
のゲート電極リード、５は電界効果トランジスタ（以下
、ＦＥＴという）のドレイン電極リード、５ａ、６ｂは
ＦＥＴのソース電極リード、７ａ、７ｂはスルホール、
８ａ。
８ｂは矩形接地パターン、９はＦＥＴである。
ＦＥＴ９の実装は、そのソース電極リード６ａ。
６ｂが矩形接地パターン８ａ、８ｂのほぼ中央部にくる
ように行なわれる。
ように行なわれる。
発明が解決しようとする問題点
このような従来の構成によるマイクロ波増幅器では、ト
ランジスタの実装位置のバラツキを目視検査により判別
することが難しく、このため増幅器の雑音指数や人力Ｖ
ＳＷＲ等のように、トランジスタ実装位置に影響されや
すい性能の劣化は避けられなかった。
ランジスタの実装位置のバラツキを目視検査により判別
することが難しく、このため増幅器の雑音指数や人力Ｖ
ＳＷＲ等のように、トランジスタ実装位置に影響されや
すい性能の劣化は避けられなかった。
本発明は、以上の点に鑑みてなされたものであり、目視
検査により、トランジスタの実装位置ズレを発見し易く
し、これによる性能劣化を防ぐとともに、量産にも適し
たマイクロ波増幅器を提供するものである。
検査により、トランジスタの実装位置ズレを発見し易く
し、これによる性能劣化を防ぐとともに、量産にも適し
たマイクロ波増幅器を提供するものである。
問題点を解決するための手段
上記問題点を解決する本発明の技術的手段は、トランジ
スタの接地電極を接地電極のリード線幅と同じ幅の矩形
パターンを有するスルホールに位置ズレなく重ね合わせ
、双方を電気的に接続し、接地したものである。
スタの接地電極を接地電極のリード線幅と同じ幅の矩形
パターンを有するスルホールに位置ズレなく重ね合わせ
、双方を電気的に接続し、接地したものである。
作用
この技術的手段による作用は次のようになる。
すなわち、トランジスタの接地電極を接地するためのス
ルホールパターンを矩形とし、その幅を接地電極のリー
ド線幅と同じにすることにより、トランジスタを実装す
る際に、接地電極リードをこの矩形パターンに重ね合わ
せることにより、トランジスタの位置決めがなされる。
ルホールパターンを矩形とし、その幅を接地電極のリー
ド線幅と同じにすることにより、トランジスタを実装す
る際に、接地電極リードをこの矩形パターンに重ね合わ
せることにより、トランジスタの位置決めがなされる。
これによって、トランジスタから見た、信号源反射係数
及び負荷反射係数の位相は常に固定されていることにな
り、トランジスタ実装位置ズレにもとづり性能バラツキ
は低減され、特に雑音指数や入力ＶＳＷＲなど良好な性
能が安定して得られることになる。
及び負荷反射係数の位相は常に固定されていることにな
り、トランジスタ実装位置ズレにもとづり性能バラツキ
は低減され、特に雑音指数や入力ＶＳＷＲなど良好な性
能が安定して得られることになる。
実施例
以下、本発明の一実施例を添付図面に基づいて説明する
。
。
第１図は本発明のマイクロ波増幅器の主要部の一実施例
を示す図である。１０はマイクロストリップパターンに
より形成した入力整合回路、１１は入力整合回路１０と
同様にマイクロストリップパターンにより形成した出力
整合回路、工２はＦＥＴ１７のゲート電極リード、１３
はＦＥＴ１７のドレイン電極リード、１４ａ、１４ｂは
ＦＥＴ１７のソース電極リード、１５ａ、１５ｂはスル
ホール、１６ａ、１６ｂは矩形接地パターン、１Ｂは誘
電体基板である。
を示す図である。１０はマイクロストリップパターンに
より形成した入力整合回路、１１は入力整合回路１０と
同様にマイクロストリップパターンにより形成した出力
整合回路、工２はＦＥＴ１７のゲート電極リード、１３
はＦＥＴ１７のドレイン電極リード、１４ａ、１４ｂは
ＦＥＴ１７のソース電極リード、１５ａ、１５ｂはスル
ホール、１６ａ、１６ｂは矩形接地パターン、１Ｂは誘
電体基板である。
誘電体基板１日の裏面は全面接地導体が形成されており
、矩形接地パターン１６ａ、１６ｂは、スルホール１５
ａ、１５ｂにより、接地されており、またその幅は、ト
ランジスタ１７のソース電極リード１４ａ、１４ｂの幅
と一致させである。
、矩形接地パターン１６ａ、１６ｂは、スルホール１５
ａ、１５ｂにより、接地されており、またその幅は、ト
ランジスタ１７のソース電極リード１４ａ、１４ｂの幅
と一致させである。
トランジスタ１７の実装は、第１図に示すように、ソー
ス電極リード１４ａ、１４ｂが、矩形接地パターン１６
ａ、１６ｂと位置ズレなく重なり合うように行っである
。なお本実施例では、スルホール１５ａ、１５ｂはソー
ス電極リード１４ａ。
ス電極リード１４ａ、１４ｂが、矩形接地パターン１６
ａ、１６ｂと位置ズレなく重なり合うように行っである
。なお本実施例では、スルホール１５ａ、１５ｂはソー
ス電極リード１４ａ。
１４ｂの外側に設けているが、周波数が高い場合には、
このスルホール１５ａ、１５ｂをソース電極リード１５
ａ、１５ｂの近傍或いは下部に設けるとよい。また、矩
形接地パターン１６ａ。
このスルホール１５ａ、１５ｂをソース電極リード１５
ａ、１５ｂの近傍或いは下部に設けるとよい。また、矩
形接地パターン１６ａ。
１６ｂのうち、ソース電極リード１４ａ、１４ｂの先端
部から、左右方向に矩形パターン幅をステップ状に変化
すれば、図において上下方向の位置決めも可能となる。
部から、左右方向に矩形パターン幅をステップ状に変化
すれば、図において上下方向の位置決めも可能となる。
発明の効果
以上のように本発明によれば、矩形接地パターンにトラ
ンジスタの接地電極リードを重ね合わせるようにトラン
ジスタの実装を行えば、トランジスタの実装位置ズレが
防止でき、量産時においても、性能バラツキが少なく、
安定して優れた特性を有するマイクロ波増幅器が得られ
るという効果がある。
ンジスタの接地電極リードを重ね合わせるようにトラン
ジスタの実装を行えば、トランジスタの実装位置ズレが
防止でき、量産時においても、性能バラツキが少なく、
安定して優れた特性を有するマイクロ波増幅器が得られ
るという効果がある。
第１回は本発明の一実施例によるマイクロ波増幅器の主
要部を示す平面図、第２図は従来のマイクロ波増幅器の
主要部を示す平面図である。 １０・・・・・・入力整合回路、１１・・・・・・出力
整合回路、１２・・・・・・ゲート電極リード、１３・
・・・・・ドレイン電極リード、１４ａ、 １４ｂ・
・・・・・ソース電極リード、１５ ａ、 １５ ｂ
・・・・・−スルホール、１６ａ、１６ｂ・・・・・・
片影接地パターン、１７・・・・・・ＦＥＴ（電界効果
トランジスタ）、１８・・・・・・誘電体基板。
要部を示す平面図、第２図は従来のマイクロ波増幅器の
主要部を示す平面図である。 １０・・・・・・入力整合回路、１１・・・・・・出力
整合回路、１２・・・・・・ゲート電極リード、１３・
・・・・・ドレイン電極リード、１４ａ、 １４ｂ・
・・・・・ソース電極リード、１５ ａ、 １５ ｂ
・・・・・−スルホール、１６ａ、１６ｂ・・・・・・
片影接地パターン、１７・・・・・・ＦＥＴ（電界効果
トランジスタ）、１８・・・・・・誘電体基板。
Claims (1)
- 誘電体基板上に形成したマイクロストリップパターンと
トランジスタを前記誘電体基板上に実装することにより
構成され、前記トランジスタの接地電極のリード線幅と
同じ幅の矩形パターンを有する接地スルホールを具備し
、前記矩形パターン上に当該接地電極のリード線を位置
ズレなく重ね合わせ、かつ電気的に接続し接地したこと
を特徴とするマイクロ波増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293936A JPS63146604A (ja) | 1986-12-10 | 1986-12-10 | マイクロ波増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293936A JPS63146604A (ja) | 1986-12-10 | 1986-12-10 | マイクロ波増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63146604A true JPS63146604A (ja) | 1988-06-18 |
Family
ID=17801085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293936A Pending JPS63146604A (ja) | 1986-12-10 | 1986-12-10 | マイクロ波増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63146604A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0314816U (ja) * | 1989-06-28 | 1991-02-14 |
-
1986
- 1986-12-10 JP JP61293936A patent/JPS63146604A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0314816U (ja) * | 1989-06-28 | 1991-02-14 |
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