JPS63148272A - 感光体電位制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、電子写真式複写機の感光体電位制御装置に関
する。

（従来技術） 電子写真式複写機の感光体は、所定のコピーサイクルが
繰り返えし実行されることにより、たとえば光照射など
によって除電したのちにも、その疲労によって、電位が
残留することが知られている。この感光体の残留電位は
、コピー枚数（コピーサイクル数）の増加に伴って上昇
するため、その電位レベルが一定以上の値に達すると、
コピーの地肌汚れの原因となる。

従来、こうした感光体の残留電位によるコピーの地肌汚
れの発生を防止するために、この感光体の残留電位によ
り顕像パターンを形成するとともに、この顕像パターン
の濃度を光学的に検出した検知レベルにより上記感光体
の残留電位を計測し、この検知レベルに基づいて、現像
バイアス、帯電電位、および露光量のいずれか、または
それらの組合せにより、上記感光体の作像時における電
位を上記残留電位に応じて補正するように構成した複写
機の感光体電位制御装置が提案された。

しかしながら、上記従来の感光体電位制御装置は、上記
飛散などによりイレーザの照射光量が低下し、感光体電
位の除去が完全に行なわれなかった場合、上記顕像パタ
ーンを形成する感光体残留電位が、感光体自体の劣化に
よる残留電位と、イレーザの光量不足による残留電位と
が重畳された電位となり、感光体のみの残留電位となら
ないため、感光体電位補正の基準となる顕像パターンそ
のものの信頼性が低下し、感光体電位の補正量が不正確
な値になる不具合があった。

（目　　的） 本発明の目的は、上記顕像パターンを正確な感光体残留
電位で形成することにより感光体電位の補正量を適正化
して感光体残留電位によるコピーの地汚れを防止するこ
とのできる感光体電位制御装置を提供することにある。

（構　　成） 本発明の感光体電位制御装置は、上記複写機において、
上記顕像パターンの形成に先立って、通常コピー時の帯
電電位よりも低い電位で上記感光体を帯電し、この電位
をイレーズしたのちの感光体残留電位により上記顕像パ
ターンを形成することを特徴とする 以下、図示の一実施例に基づいて本発明を説明する。

第１図において、多色複写機の感光体ドラムの周囲には
、帯電器２、イレーザ３．現像器４．顕像パターン検知
センサ５、転写器６、分離器７、クリーニング器８、光
除電器９が、所定の複写プロセスを実行するのに適した
位置にそれぞれ配置されている。

顕像パターン検知センサ５は、複写プロセス制御ユニッ
ト１００に接続されている。

現像器４は、高圧電源ユニット２００のバイアス出力端
子０ＵＴＢに接続されている。

また、帯電器２．転写器６および分離器７の各電極は、
高圧電源ユニット２００の各出力端子０ＵＴＣ。

０ＵＴＴおよび０ｕＴＤにそれぞれ接続されている。

この高圧電源ユニット２００は、複写プロセス制御ユニ
ット１００からの指示に応じて、各電極にそれぞれ所定
のタイミングで電力を供給するように動作する。

第２図に、第１図に示す高圧電源ユニット２００の構成
を示す。なお、商用交流電源（電圧１００Ｖ）の出力を
直流２４Ｖに変換する回路は省略しである。

第２ａ図を参照して説明する。この回路を制御するのが
、マイクロコンピュータＣＰＵである。ここで使用して
いるのは、シングルチップマイクロコンピュータ（８０
４９）である。マイクロコンピュータｃｐｕの入力ポー
トＰ２４．　Ｐ２５．　Ｐ２６．　Ｐ２７．　Ｐ２Ｏ，
Ｐ２１゜Ｐ２２．　Ｐ２３およびＴ１には、それぞれ、
フォトカップラＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ
５，ＰＣＢ、　ＰＣ７，ＰＣＢおよびＰＣ９の出力端か
らの信号がインバータ（７４０４）を介して印加される
。フォトカップラＰＣ１〜ＰＣ９の入力端子は、帯電電
圧印加用トリガ端子（Ｃトリガ）、転写電圧印加用トリ
ガ端子（Ｔトリガ）、現像バイアス電圧印加用トリガ端
子（Ｂトリガ）９分離電圧印加用トリガ端子（Ｄトリガ
）、現像バイアス電圧設定用端子（ｂＯ，ｂｌ、　ｂ２
）、タイミングパルス読取制御信号用端子およびタイミ
ングパルス読取端子に設定してあり、フォトカップラＰ
ＣＩ〜ＰＣＢの入力端子はそれぞれ複写プロセス制御ユ
ニット１００の出力端子に接続されており、フォトカッ
プラＰＣ９の入力端子にはタイミングパルス発生器ＴＰ
Ｇの出力端子が接続されている。このタイミングパルス
発生器ＴＰＧは、感光体ドラム１とともに回転する１図
示しないスリット付ディスクの回転を光学的に検知して
、感光体ドラム１の回転に同期したタイミングパルス信
号を発生する。

マイクロコンピュータＣＰＵの出力ポートＰ１４゜ＰＩ
３．　ＰＩＯ，ｐＨおよび入力ポートＴＯには、アナロ
グ／デジタル（以下、Ａ／Ｄと略す）変換器ＡＤＣ（４
０５２）が接続されている。このＡ／Ｄ変換器ＡＤＣは
、４つの信号入力端子ＡＯ，ＡＩ、　Ａ２およびＡ３を
備えており、チャンネル選択入力端子ＣＯおよびＣ１に
印加される信号に応じて、４つのうちのいずれかの入力
電圧を、クロック入力端子ＣＬＫに印加される（ｆｆ号
に同期して、８ビツトのデジタルデータに変換し、その
結果を出力端子ＤＡＴＡに１ビツトずつ順次に出力する
。Ｔｌ、　Ｔ２．　Ｔ３およびＴ４がパルストランスで
ある。パルストランスＴＩ、　Ｔ２．　Ｔ３およびＴ４
の一次側は、それぞれ一端が接地され、他端にはそれぞ
れスイッチングトランジスタ０１．　Ｑ２．口３および
Ｑ４を備えるドライバ回路の出力端子が接続されている
。各ドライバ回路の入力端子すなわちトランジスタＱｌ
、　Ｑ２およびＱ３のエミッタ端子には、直流２４Ｖの
電力が供給される。

また、各ドライバ回路の制御入力端子（トランジスタの
ベース端子側）は、バッファ（７４０７）を介して、マ
イクロコンピュータＣＰＵの出力ポートＤ［３０，ＤＢ
Ｉ、　ＤＢ２およびＤＢ３と接続されている。パルスト
ランスＴ４は一次側の巻線が２つに分割されており、そ
れに接続されたドライバ回路には、付勢する巻線を選択
するために、更に２つのスイッチング用トランジスタＱ
５およびＱ６が備わっている。

各トランジスタＱ５およびＱ６の入力端子は、バッファ
を介してマイクロコンピュータＣＰｕの出力ポートＤＢ
４およびＤＢＳに接続されている。

パルストランスＴｌ、Ｔ２およびＴ３の二次側巻線なら
びにパルストランスＴ４の二次側巻線の一方には、ダイ
オードとコンデンサを含む整流平滑回路が備わっており
、またそれらの近傍に、各電源の出力レベルを検出する
ために可変抵抗ＶＲＩ、　ＶＨ２，ＶＨ２およびＶＢ２
が備わっている。５は、感光体ドラム１の表面の残留電
位により形成された顕像パターンの濃度を光学的に検出
するための、反射型フォトセンサを用いた顕像パターン
検知センサであり、この出力端子には、演算増幅器ｚ４
および可変抵抗器ＶＲ５を含む信号増幅回路が接続され
ている。

可変抵抗器Ｖｒ＋１．　ＶＨ２およびＶＨ２の出力端子
（摺動子）は、それぞれＡ／Ｄ変換器の各信号入力端子
ＡＯ，ＡｔおよびＡ２に接続されており、可変抵抗器Ｖ
Ｒ４からの出力および演算増幅器ｚ４の出力は、それぞ
れアナログスイッチＺ２およびｚ３を介して、Ａ／Ｄ変
換器ＡＤＣの信号入力端子Ａ３に接続されている。

アナログスイッチｚ２およびＺ３の制御入力端子（ＣＯ
Ｎ丁）は、マイクロコンピュータＣＰＵの出力ポートＰ
１２およびＰＩ３に接続されている。なお、制御回路の
電源Ｖｃｃ（５Ｖ）は、直流電圧レギュレータｚ１が生
成する。

第２ｂ図および第２ｃ図に第２ａ図に示すマイクロコン
ピュータＣＰＵの処理タイミングの概要を示し、第３ａ
図および第３ｂ図にマイクロコンピュータＣＰｕの概略
動作を示し、第４ａ図、第４ｂ図、第４ｃ図、第４ｅ図
、第４ｆ図、第４ｇ図、第４ｈ図、第４１図、第４ｊ図
。

第４に図、第４Ｑ図、第４ｍ図および第４ｎ図に各サブ
ルーチン又は割込ルーチンの動作を示す。なお、第２ｃ
図は第２ｂ図の一部を拡大したものである。

以下、各図を参照して動作を説明するが、その前にマイ
クロコンピュータＣＰＵの各ポートに割付けた機能、動
作説明で使用するカウンタ・タイマの定義、および演算
レジスタの定義を、それぞれ次の第１表、第２表および
第３表に示す。

第　　　１　　　表 表　　　２　　　表 第　　　３　　　表 なお、図面および明細書に示す記号のうち（）を付けた
ものは、レジスタ又は入出力ポートの内容であることを
示し、これを付けないものは即値データであることを示
す。図示しない電源スィッチがオンすると、まず全ての
出力ポートをオフレベルに初期設定し、各電源系統の制
御パルス幅を保持する内部レジスタＴＣ，ＴＴ、　ＴＢ
およびＴＤに、それぞれの出力パルスデューティ（（Ｔ
Ｃ／ＴＩ’）　、　（ＴＴ／ＴＰ）　、　（ＴＢ／ＴＰ
）および（ＴＤ／ＴＰ）　：　Ｔｌ’はパルス周期）が
３０〜５０％程度となるような所定値をセットする。

タイマ割込を許可し、タイマの値を予め定めた所定値に
設定した後、そのタイマをスタートする。

なお、ここでいうタイマは、マイクロコンピュータＣＰ
Ｕが内部に備えるプログラム可能なハードウェアタイマ
であり、この実施例の動作モードにおいては、カウント
値が所定の設定値に達すると、内部割込を発生し、割込
フラグ丁Ｆを立てる。

内部割込を許可すると、タイマをスタートしてから所定
時間を経過した時にタイマ割込が発生する。タイマ割込
みが発生すると、マイクロコンピュータＣＰＵは現在の
処理を中断して、第４ｂ図に示すタイマ処理ルーチンに
エントリーする。このタイマ割込処理においては、一度
タイマを停止させ、所定値Ｎをそれに再セット後タイマ
をスタートさせ１次に、後述するＡＣカウンタ（ＡＣＮ
Ｔ）の内容を＋１する。このＡＣカウンタの内容が所定
値Ｉに達したら、それをＯにクリアする。タイマ割込で
はタイマを再セットして戻るので、タイマ割込は常時一
定の周期（第２Ｃ図に示すＴρ）毎に発生する。

マイクロコンピュータＣＰＵは、このタイマ割込によっ
てセットされるタイマフラグＴＦを監視して。

タイマ割込１回について１つのループ処理を実行するよ
うに動作する。また、ループ処理が不要な場合、すなわ
ち各々の電源をオンにする指示（トリガ）が全てオフの
場合（例えば複写機の電源オン直後）には、タイミング
パルスの周期をチェックして感光体ドラム１の線速度を
測定し、その結果に応じて各電源出力の制御目標１直（
電圧又は電流）を設定する。

これは、同一の電源ユニットをドラム線速の異なる複数
種の複写機に対応させるための処理である。線速測定は
、第４ｃ図に示すドラム線速測定サブルーチンで処理す
る。第４ｃ図および第４ｄ図を参照すると、まずタイミ
ングパルスが高レベル１１がら低レベルＬに変化する立
下りのタイミングを見つけ、そこからタイマをスタート
して、次にタイミングパルスがＨからＬに変化した時に
タイマを停止させてその内容を読み、その結果に定数γ
（タイマのクロックパルス周期）を乗算して得た値の逆
数に定数１（を掛けた値（ｖ）を求める。この１直（Ｖ
）がドラム線速である。この例ではγ＝４３．６μｓｅ
ｃ、　　ｋ　＝　Ｉ　Ｉｏｍであり、（ｖ）＝２２９（
ｍｍ／５ｅｅ）になる。

ドラム線速（Ｖ）が求まると、第４ｅ図に示す電流・電
圧設定値演算処理を行なう。この処理では、帯電器２．
転写型６および分離器７のそれぞれの電圧又は電流設定
値（ＳＣ）、　（ＳＴ）および（ＳＯ）を求める。これ
らの設定値は、各電極の充電量をドラム線速に関係なく
所定値とするような値である。例えば設定値（’、Ｃ）
の場合、ドラムの線速に関係する定数αＣをドラム線速
（Ｖ）に乗じ、線速に関係しない定数βＣをそれに加算
した値を設定値にする。

定数αＣおよびβＣは、帯電器２の帯電特性に応じて定
まる。他の設定値（ＳＴ）および（ＳＤ）の場合も同様
である。αし、βしおよびαｄ、βｄが、それぞれ転写
器６および分離器７の特性によって定まる定数である。

いずれかのトリガがオンになると、ループ処理を行なう
。まずタイマフラグＴＦをチェックし、これが１になる
と、次に進む。トリガされたドライバ出力をオンする。

トリガが入力ＣＴＲＩＧ、　ＴＴＲＩＧ。

ＢＴＲＩＧおよびＤＴｒｔ　ＩＧがオンなら、それぞれ
、ドライバ出力ＣＤＲＩＶＥ、　ＴＤＲＩＶＥ、　ＢＤ
ＲＩＶＥおよびＤＤＲＩＶＥ　を（ＤＤＲＩＶＥがオン
なら、　ＡＣＮＥＧＡもオン）オンする。

つまり、全てのトリガがオンなら第２ｃ図に示すように
１割込タイミングに同期して各駆動出力レベルを低レベ
ルＬにセットする。

次に、各駆動出力の電圧又は電流を制御するパルス幅の
制御を行なう。これは、第４ｆ図に示すパルス幅カウン
タチェック＆トリガ入カチェック処理で行なう。この処
理を１回行なう毎にパルス幅カウンタ（ＰＣＮＴ）の内
容を＋１し、全てのドライバ出力がオフレベルＨになる
とこのパルス幅制御から抜けて次に進む。

第４ｆ図を参照する。パルス幅カウンタ（ＰＣＮＴ）は
初期値が０であり、所定周期で順次カウントアツプする
。パルス幅カウンタ（ＰＣＮＴ）の内容と各出力系統の
パルス幅レジスタ（ＴＣ）、　（ＴＴ）、　（ＴＢ）お
よび（ＴＤ）の内容を順次比較し、パルス幅カウンタ（
ＰＣＮＴ）の値が各パルス幅レジスタの値に達するか又
はトリガ入力がオフレベル（Ｈ）になったら、その系統
のドライバ出力（ＣＤＲＩＶＥ）、　（ＴＤＲＩＶＥ）
。

（ＢＤＲＩＶＥ）　又は（ＤＤＲＩＶＩＥ）　ニオフＬ
／ベル（Ｈ）をセットする。つまり、第２ｃ図に示すよ
うにタイマ割込みの発生に同期して低レベルＬになり、
それぞれのパルス幅レジスタの値に応じた時間経過後に
高レベルＨになりこれをタイマ割込み周期ＴＰの周期で
繰り返すパルス信号が、それぞれのドライバ出力（ＣＤ
ＲＩＶＥ）、　（ＴＤＲＩＶＥ）、　　ＣＢＤＲＩＶＥ
）および（ＤＤＲＩＶＥ）に得られる。

全てのドライバ出力がオフになると、ファンクションカ
ウンタ（ＦＣＮＴ）の内容をチェックしてそれに応じた
処理を実行する。ファンクションカウンタ（ＦＣＮＴ）
は、初期値は０であり、ループ処理を行なって後述する
ステートカウンタが０〜９まで変化する（１０回のルー
プ処理を行なう）毎に＋１され、４になると０にクリア
される。ファンクションカウンタ（ＦＣＮＴ）の内容が
Ｏ，Ｌ、２．３および４なら、それぞれＡ／Ｄ変換器Ａ
ＤＣの入力信号として、Ｃ電源出力からのフィードバッ
ク信号、Ｔ電源出力からのフィードバック信号、Ｂ電源
出力からのフィードバック信号、Ｄ電源出力からのフィ
ードバック信号、および残留電位信号を選択する。

次に、ステートカウンタ（ＳＣＮＴ）の内容をチェック
してそれに応じた処理に進む。ステートカウンタ（ＳＣ
ＮＴ）は、初期値がＯであり、ループ処理を行なう毎に
＋１され、９になると０にクリアされる。ステートカウ
ンタ（ＳＣＮＴ）が０の場合、Ａ／Ｄ変換を許容（（Ｃ
５）をＬにセットし）し、第４ｇ図に示すスタートビッ
トチェックを行なう。

まず、Ａ／Ｄ変換器ＡＤＣのクロック端子ＣＬＫに高レ
ベルＨを印加し、データ端子ＤＡＴＡが低レベルＬにな
ったらクロック端子ＣＬＫに低レベルＬを印加し、デー
タ端子ＤＡＴＡが低レベルなら、スタートビットを検出
したと判定する。このＡ／Ｄ変換器ＡＤＣは、スタート
ピッ１へを出力した後、クロック端子ＣＬＫのレベルが
高レベルから低レベルに変化するのに同期して、入力ア
ナログ信号のレベルを１ビツトずつデジタル信号に変換
し、そのビットデータをデータ端子ＤＡＴＡにセットす
る。

ステートビットを検出し、ステートカウンタ（ＳＣＮＴ
）の値が１〜８の間から、各ループ処理毎にそれぞれ１
回、第４ｈ図に示す１ビツトＡ／Ｄ変換処理を行なう。

まず、Ａ／Ｄ変換器ＡＤＣのクロック端子ＣＬＫに高レ
ベルＨをセットし、キャリーフラグ（ＣＶ）をＯにクリ
アし、クロック端子ＣＬＫに低レベルＬを印加する。こ
のタイミングでＡ／Ｄ変換器ＡＤＣから１ビツトのデジ
タルデータがデータ端子ＤＡＴＡに出力されるので、そ
の端子のレベルをチェックする。高レベルＨならキャリ
ーフラグ（ＣＶ）の内容を反転（補数をとる）し、低レ
ベルＬならそのままとし、このキャリーフラグ（ＣＶ）
を含めて。

アキュームレータ（Ａ）の内容をビットシフトする。

８回これを繰り返すと、すなわちスタートビットを検出
してから８回のループ処理を行なうと、８ビツト全ての
Ａ／Ｄ変換が完了し、アキュームレータ（Ａ）にその８
ビツトデータが残る。

Ａ／Ｄ変換が終了すると、ステートカウンタ（ＳＣＮＴ
）の値が９になる。ステートカウンタが９なら、Ａ／Ｄ
変換を禁止（ＡＤＣの端子ＣＳにＨを印加）し、アキュ
ームレータ（Ａ）に残った８ビツトデータを所定のメモ
リ領域にス１へアする。ファンクションカウンタ（ＦＣ
ＮＴ）の内容に応じて、次の処理を選択する。ファンク
ションカウンタ（ＦＣＮＴ）の値が０．１，２．３およ
び４の場合、それぞれ、Ｃ電流比例演算、Ｔ電流比例演
算、Ｂ電圧比例演算、Ｄ電圧比例演算およびバイアス電
圧配列演算と感光体電位補正演算を行なう。

第４１図および第４ｍ図を参照して、Ｃ電流補正演算を
説明する。設定値レジスタ（Ｓ）にＣ電源出力電流の設
定値ＳＣをロードし、ギャップレジスタＣＧ）に参照値
ＧＣをロードし、比例ゲインレジスタ（Ｋ）に比例ゲイ
ン（ＫＣ）をロードし、サブルーチン＜ＰＷＭ＞に進む
。＜ＰＶＭ＞では、設定値レジスタ（Ｓ）の内容から検
出値レジスタ（Ｖ）（Ａ／Ｄ変換されたフィードバック
データを保持する）の内容を減算し、この結果を偏差レ
ジスタ（Ｅ）に格納する。

偏差レジスタ（Ｅ）の内容の絶対値をギャップレジスタ
（Ｇ）の内容と比較し、設定値と検出値との偏差が所定
以上の場合には、偏差レジスタ（Ｅ）の内容に比例ゲイ
ンレジスタ（Ｋ）の内容を乗じてその結果をパルス輻カ
ウンタ操作量レジスタ（ＴＥ）に格納し、パルス幅カウ
ンタ設定値レジスタ（ＴＭ）の内容を加算する。なお、
設定値と検出値との偏差が所定（Ｇ）以下の場合には、
制御の行きすぎによるハンチングの発生を防止するため
、レジスタ（ＴＭ　）の内容は変更しない。

サブルーチン＜ＰＷＭ＞を抜けたら、パルス幅カウンタ
設定値レジスタ（ＴＭ）の内容を、Ｃ電源のパルス幅レ
ジスタ（ＴＣ）に格納する。Ｔ電流比例演算、Ｂ電圧比
例演算およびＤｆ！圧比例演算は。

設定値ＳＣがそれぞれＳＴ、　（ＳＢ）およびＳＤに変
わり、参照値ＧＣがそれぞれＧＴ、ＧＢおよびＧＤに変
わり、比例ゲインにＣがそれぞれＫＴ、　ＫＢおよびＫ
Ｄに変わる他は、Ｃ電流補正演算と同一である。

但し、ここで注意を要するのは、地汚れのない現像をす
るためには、設定値ＳＴおよびＳＤが予め定めた固定値
であるのに対して、設定値ＳＣおよび（３Ｂ）を変化さ
せる必要があることである。すなわち、たとえばＢｉｔ
源出力出力イアス電圧）は、バイアスコントロールデー
タ　（第２ａ図に示１ｉｂｏ。

ｂｌおよびｂｌである３ビツトデータ）および感光体ド
ラム１の残留電位に応じて変更する必要がある。

現像バイアス電圧（Ｂ電源出力）は、一般に、第５図に
示すように、感光体の残留電位（ＶＲ）に比例して増加
させる必要が（現像特性を一定に保つため）があり、ま
た例えば操作パネルから濃度調整を行なう場合には、そ
の電圧値を１ノツチ分の所定値だけステップ状に増加又
は減小させる必要がある。

つまり、バイアス電圧の出力電圧０ＵＴＢ　（設定値）
は、感光体ドラムｌの残留電位を顕像パターン検知セン
サ５で検知した検知レベルに基づく電圧補正量を（Ｖｐ
）、感光体の特性で定まる定数をり。

電圧調整量を（Ｂ）とすれば１次式のように設定される
。

０ＵＴＢ＝　（ＶＰ）Ｘ　Ｄ　＋　（’Ｂ　）［ｖコ残
留電位補正演算では、第４ｎ図に示すように、まず入力
ポートＰ２０〜Ｐ２７の状態を保持する入力バッファ（
ＩＮＢＵＦＦ）の内容をアキュームレータ（Ａ）に移し
、それと０７８（１６進）との論理積をとることにより
下位３ビツトすなわちバイアスコントロールデータを抽
出し、これをバイアス電圧データテーブルの先頭アドレ
スＴＡＢＬＥ’に加算してテーブル参照アドレスを生成
し、そのアドレスのテーブルデータを読んでそれをレジ
スタ（Ｂ）に格納し、残留電位データをレジスタ（Ｖ）
に格納し、（Ｖ）ＸＰ＋（Ｂ）を演算して結果を設定値
レジスタ（ＳＢ）に格納する。なお、バイアス電圧デー
タテーブルは、アドレスＴＡＢＬＥから始まる８バイト
の連続するメモリ領域であり、それぞれのアドレスに、
電圧の調整量（Ｂ）に対応する８ビツトデータが小さい
ものから順に格納されている。

次に、ＡＣカウンタ（ＡＣＮＴ）の内容をチェックし、
これがＯならＡＣドライバ出力を反転する。すなわち、
（ＡＣＰＯ５Ｉ）がＬで（ＡＣＮＥＧＡ）がＨであれば
（ＡＣＰＯ５Ｉ）をＩ］にセットして（ＡＣＮＥＧＡ）
をＬにセットする。ＡＣカウンタの値が０以外なら、　
ＡＣドライバ出力の状態は変更しない。第４Ｑ図に示す
ように、タイマ割込みにおいてはＡＣカウンタ（ＡＣＮ
Ｔ）の内容を＋１するとともにその内容を■　（この例
では１２）になったらＡＣカウンタを０にクリアするの
で、　ＡＣカウンタは１２回のタイマ割込みに１回の割
合いで０になる。したがって、ＡＣドライバ出力（ＡＣ
ＰＯ５Ｉ）および（ＡＣＮＩＥＧＡ）はタイマ割込みの
１２周期に１回の割合いで反転する。つまり、トランス
Ｔ４の一次巻線側の印加電力の極性がタイマ割込みの１
２周期に１回の割合いで変化するから、その１２周期毎
にＤ電源出力の極性が変化し、これがＤ電源から出力さ
れる交流電圧の周波数に対応する。

この例では、マイクロコンピュータＣＰＵの発振源とし
て１１ＭＩＩｚの水晶を使用しており、これを発振する
基本クロックパルスを分周して、内部タイマには４３．
６μｓｅｃのクロックパルスを計数させている。またこ
の内部タイマは計数値が２５６になると割込みを発生し
てフラグＴＦを立てるが、ここではタイマに２５４（Ｎ
）をプリセットしているので、８７．２μＳｅｅ毎にタ
イマフラグＴＦがセットされる。

従って上記ループ処理は８７．２μｓｅｃにつき１回の
割合で実行するので、トランスＴＩ、　Ｔ２．　Ｔ３お
よびＴ４の一次側巻線を付勢するパルス電力のオン／オ
フ周期が８７．２μｓｅｃになる。第３ａ図および第３
ｂ図に示すマイクロコンピュータＣＰＵの動作について
みると、１つの電源系統のフィードバック信号をサンプ
リングするＡ／Ｄ変換処理は、スタートビットのチェッ
クを含めてそれぞれ９周期、すなわち７８４．８μｓｅ
ｃに１回行なわれ、その後の１周期で１つの電源系状の
設定値演算処理が行なわれる。

この例では４つの電源系統があり、更に感光体残留電位
のサンプリングとバイアス電圧の補正処理を行なうので
上記処理を５回繰り返すことになり、５０処理周期すな
わち４．３６ｍ５ｅｃで全体の処理を１回行なうことに
なる。つまり、負荷に変化が生じた場合等には、最大で
も４．３６ｍ５ｅｃ経過後には、それを補正する球めの
処理を行なうことができる。Ｄ電源の交流周期は、タイ
マ割込みの２４周期に相当するので、この例では略２．
０１　ｍ　ｓｅｃになる。

なお、上記実施例では１つのマイクロコンピュータを用
いて複数の電源系統を時分割制御しているが、従来より
一般に行なわれているように、鋸歯状波発生器、アナロ
グ比較器、基準電圧発生器等を用いてアナログ方式でパ
ルス幅制御を行なってもよい。しかし、実施例のように
すれば、１つの制御装置で多数の電源を制御できるので
回路構成が簡単になり、しかもデジタル制御であるため
ノイズの影響を受けにくくなり、開整作業が簡単になる
。

なお上記実施例においては、−形式の複写機の場合につ
いて説明したが、例えば記録紙（電荷担持体）を移動さ
せるファクシミリ等においては、Ｍ２Ｏ紙の移動に応じ
たタイミングパルスを発生してそれを測定した結果に応
じて電圧および電流を設定すればよい。

一方、感光体残留電位を検知するための顕像パターンは
、次のようにして形成される。

帯電−全面イレーズ後、またはコピーサイクル終了時に
おける光除電後の感光体電位は、本来０ボルト付近とな
るが、感光体の経時変化に伴なう劣化により、全面イレ
ーズもしくは光除電後も、たとえば第６図に示すように
、感光体表面電位が０ボルトにならず、残留電位が検出
される。

しかも、この感光体残留電位は、先に述べたように、コ
ピーサイクル（複写枚数）の増加に比例して増大（第５
図参照）し、コピーの地肌汚れ発生の原因となる。

ところで、この感光体残留電位を利用し、たとえば第７
図（ａ）に示すように、この感光体の非両像領域に対し
て、現像バイアス電圧を、その画像形成領域よりも低い
電圧（好ましくは０■）に変化させることにより、上記
非画像領域に対して。

上記感光体残留電位に応じた量のトナーを付着させるこ
とができる（第７図（ｂ））。

したがって、この感光体残留電位により付着したトナー
像を顕像パターンとし、この顕像パターンを、たとえば
第８図に示すような顕像パターン検知センサ５で検知す
ることによって、その出力電圧レベルに基づいて感光体
残留電位を知ることができる。

そこで、たとえば、第２ａ図に示したように、顕像パタ
ーン検知センサ５の出力レベル（ＶＳＲ）を。

その基準レベル（ＶＳＧ）、　（たとえば第８図に示す
ように感光体の顕像パターンの形成しない部分の出力レ
ベル）と比較して、第９図に示すように、現像バイアス
電圧を、出力レベル（ＶＳＲ）と基準レベル（ＶＳＧ）
との比に基づいて、ステップ状に増加させることにより
、感光体の画像形成領域における地肌汚れの発生を防止
することができる。

しかしながら、先に述べたように、トナー飛散などによ
りイレーザの照射光量が低下すると、感光体残留電位が
、それ自体の経時劣化による残留電位と、イレーザの光
量不足による残留電位とを重畳した値となり、感光体の
みの残留電位とならなくなる。

そこで、この顕像パターンの形成に先立って。

通常コピー時の帯電電位よりも低い電位（ただし、感光
体のみの残留電位よりは高くなるような電位）で、上記
感光体を帯電し、この電位をイレーズしたのちの感光体
残留電位により上記顕像パターンを形成する。

すなわち、このようにして得られる感光体残留電位は、
イレーザにより除電される帯電電位が通常のコピー時の
帯電電位よりも低いので、たとえば第１０図に示すよう
に、イレーザが光量不足となった場合でも、この帯電電
位を完全に除去することができ、感光体表面には、感光
体のみの除電不能な電位のみが残留することになる。し
たがって。

この残留電位によって形成される顕像パターンは正確な
感光体残留電位のみによって形成されることになり、感
光体電位の補正量が適正化される。

次に、上述のようにして顕像パターンを形成する制御動
作の一例を第１１図に基づいて説明する。

複写機のコピーサイクルは、画像域タイミング外からス
タートする。先ず、コピーサイクルがこの画像域タイミ
ング外にあるか否かが判断され、画像域タイミング外の
状態で、感光体にトナーを付着させないために、感光体
残留電位よりも高い高バイアス値の現像バイアスを、バ
イアス出方用メモリー（ＯＵＴＩ３メモリー）にセット
する。

次に、コピー枚数（感光体ドラム１のコピーサイクル数
の累計値）が、所定コピー枚数に達しているか否かを判
断する。ここで、感光体残留電位は１通常１０００枚〜
ｔｏｏｏｏ枚のコピーでバイアス電圧の１ノツチ分しか
上昇しないので、この感光体残留電位の上昇分を見込ん
で現像バイアスを補正するタイミングを予め実験的に求
め、このときのコピー枚数（上記上昇率におけるタイミ
ングでは５００枚〜１０００枚）を、上記の所定コピー
枚数とする。

このときのコピー枚数が所定コピー枚数に達していなけ
れば、バイアス出力用メモリーに対応した内容がボート
Ｄ［３２に出力されＣ０ＵＴＢメモリー→ＤＢ２）高バ
イアスの電圧が現像スリーブに供給される。

ここで、所定コピー枚数以上であれば顕像パターンを形
成するための主帯電をオンし、感光体を通常コピー時の
帯ｔｔｔｆｆｌ圧よりも低い電圧で帯電される。このの
ち、イレーザをオンして感光体表面の電荷を消去する。

これにより感光体表面には、感光体の劣化による電位の
みが残留される。

次いで、この顕像パターンバイアス（最低バイアス）の
値をバイアス出力メモリーにセット（前のメモリーの内
容と変更する）し、顕像パターンバイアス（第７図（ａ
）参照）を現像器４Ｂの現像スリーブ４ｂに供給し、感
光体にその残留電位に応じた黒色トナーを付着させて顕
像パターンを形成する（第７図（ｂ）参照）。

次いで、この顕像パターンを、顕像パターン検知センサ
５で読み取り（第８図）、新たな補正バイアス量ｖＰＩ
　Ｘ　Ｄを；Ａ、算し、この１寅ｎ幀を、それまでの補
正バイアス量ＶｐｏＸＤに置き換える。この新たな補正
バイアス量Ｖｐ、　Ｘ　Ｄは、その直後から。

補正バイアス量ＶｐｏＸＤとして扱われるように設定さ
れる。

次いで、上記顕像パターン主帯電およびイレーザをオフ
したのち、上記の所定コピー枚数のメモリーをリセット
し、画像タイミングの判定ステップへ戻す。

そして、コピーサイクルが画像域タイミング内となると
、オペレーターにより操作されたノツチ選択のデータに
基づいて、電圧調整ｆｆ１Ｂを選択してこれに補正バイ
アス量ＶｐｏＸＤを加算し１画像域のバイアスを設定し
て現像バイアスとして供給する。

ところで、上記実施例では感光体残留電位の上昇に伴な
う地汚れ発生を防止するために、現像器の現像バイアス
電圧を補正する例を示したが、帯電器の帯電グリッド電
圧、もしくは露光器の露光電圧のいずれか、あるいはそ
れらを組合せて補正するようにしてもよい。ここで、帯
電グリッド電圧、現像バイアス電圧、および露光電圧は
、たとえば第１０図に示すように、感光体残留電位の上
昇率、すなわち、顕像パターン検知センサ５の顕像パタ
ーン検知時の検知レベル（ＶＳＲ）と、感光体の非現像
域検知時の検知レベル（ＶＳＧ）との比に応じてステッ
プ状に上昇させて補正される。

（効　　果） 本発明による感光体電位制御装置は、上述のように、上
記顕像パターンを正確な感光体残留電位で形成すること
により、感光体電位の補正量を適正化することができる
ので、感光体残留電位によるコピーの地汚れを防止する
ことができる。

【図面の簡単な説明】

第１図は本発明を実施する複写機のドラムの周辺と電源
装置との接続を示すブロック図、第２ａ図は第１図に示
す高圧電源ユニットの回路構成を示す電気回路図、第２
ｂ図は第２ａ図に示す装置の動作タイミングを示すタイ
ミングチャート、第２ｃ図は第２ｂ図の一部を拡大して
示すタイミングチャート、第３ａ図および第３ｂ図は第
２ａ図に示すマイクロコンピュータの概略動作を示すフ
ローチャート、第４ａ図、第４Ｃ図、第４ｅ図、第４ｆ
図、第４ｇ図、第４ｈ図。 第４１図、第４３図、第４に図、第４Ｑ図、第４ＩＩ１
図および第４ｎ図はそれぞれ第３ａ図又は第３ｂ図に示
す処理の詳細を示すフローチャート、第４ｂ図はタイマ
割込み処理を示すフローチャート、第４ｄ図はタイミン
グパルスを示す波形図、第５図は感光体残留電位とバイ
アス電圧との関係を示すグラフ、第６図は感光体表面電
位と経時変化との関係を示すグラフ、第７図（ａ）、（
ｂ）は現像バイアスおよび残留電位とトナー付着量との
関係を示すグラフ、第８図は上記顕微パターン検知セン
サの概略図、第９図は感光体残留電位の上昇率と帯電グ
リッド電圧。 現像バイアス電圧、ｎ光電圧との関係を示すグラフ、第
１０図は感光体表面電位とイレーザ光量との関係を示す
グラフ、第１１図は顕像パターンの形成動作を示すフロ
ーチャートである。 ■・・・・感光体ドラム、２・・・・帯電器、３・・・
・イレーザ、４・・・・現像器、５・・・・顕像パター
ン検出器、６・・・・転写器、７・・・・分離器、９・
・・・光除電器、１００・・・・複写プロセスユニット
、２００・・・・高圧電源ユニット。 ２も４Ｋ　し０　　　　　　　％４し　四〇（Ｂｔ、Ｌ
［＃す＊１）　　　　　　　　　　　（ｐｉ２を比（５
＋１　；！　＄　、ｌ＞兜５　図 春光４Ｆ残６Ｂタイプ　（ＶＦ？、） ％６図 綺向□ 焦４０（２） イし−−リ′尤ノ【　　　　−−ラ ％７園

Claims (1)

【特許請求の範囲】
1. 感光体の残留電位により顕像パターンを形成するととも
   に、この顕像パターンの濃度を光学的に検出した検知レ
   ベルにより上記感光体の残留電位を計測し、この検知レ
   ベルに基づいて、現像バイアス、帯電電位、および露光
   量のいずれか、またはそれらの組合せにより、上記感光
   体の作像時における電位を上記残留電位に応じて補正す
   るように構成した複写機において、上記顕像パターンの
   形成に先立って、通常コピー時の帯電電位よりも低い電
   位で上記感光体を帯電し、この電位をイレーズしたのち
   の感光体残留電位により上記顕像パターンを形成するこ
   とを特徴とする感光体電位制御装置。