JPS63149751A - 直接メモリアクセス制御回路の半二重通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 直接メモリアクセス（以後ＤＭＡと略す）制御回路の一
つチャネルを制御し、シリアル通信制御回路と同期し、
時分割で送信データと受信データのメモリとシリアル通
信制御回路間のデータ転送を行わせることにより、プロ
セッサの介入を不要とすると共に、チャネルも一つで良
いようにして、ハードウェア資源の利用効率を高め、プ
ロセッサの割込みレベル数の制限を排除した。

〔産業上の利用分野〕

本発明はＤＭＡ制御回路を用いて半二重通信を行う装置
に係り、特にシリアル通信制御回路の制御を該ＤＭＡ制
御回路が実施することで、プロセソサの負担を軽減する
と共に、Ｄ　Ｍ　Ａ　Ｓｌｉ制御回路のチャネル数も減
少させる直接メモリアクセス制御回路の半二重通信方式
に関する。

近年、計算機システムの運用形態はホスト中心型からワ
ークステーション中心型へと変化し、データの集中処理
方式から分散処理方式にと移行しており、ワークステー
ションとホストコンピュータとが回線で接続され、相互
に通信することが盛”んとなっている。

このため、プロセッサとメモリとＤＭＡ制御回蕗とシリ
アル通信制御回路を備え、ＤＭＡ制御回路のチャネルの
制御によりメモリからシリアル通信制御回路を経て回線
にデータを送出し、回線からシリアル通信制御回路が受
信したデータをメモリに格納することで、半二重通信に
よりデータの転送を行う装置が利用されるようになって
きた。

このような半二重通信を行う場合、プロセッサの介入を
極力減少させると共に、Ｄ　Ｍ　Ａ　制御回路のチャネ
ル数も少なくて済むようにすることが必要である。

〔従来の技術〕 第３図は従来の技術を説明するブロック図で、第４図は
第３図の動作を説明するタイムチャートである。

プロセッサ１は送信を開始する場合、まずＤＭＡ制御回
路２をイネーブルとして、シリアル通信制御回路６に送
信開始を指示し、シリアル通信制御回路６は回線を経て
相手装置を呼出し、通信が可能となると、第３図及び第
４図■に示す如く、ＤＭＡ制御回路２のチャネル３に送
信データ転送要求を送出する。チャネル３はＤＭＡ制御
回路２の共通部を経てプロセッサ１にバス占有要求を送
出し、バスを占有してメモリ５からデータを読出し、第
４図■に示す如く、シリアル通信制御回路６に送出する
。

シリアル通信制御回路６はこの並列データを直列データ
に変換して、第４図■に示す如く回線に送出する。そし
て、送信が完了すると第３図及び第４図■に示す如く、
マスク不可能割込みで、プロセッサｌに割込むことで送
信完了を通知する。

この割込みで送信完了を通知されたプロセッサ１は、第
４図■に示す如く、シリアル通信制御回路６を送信状態
から受信状態に切替える信号を送出する。シリアル通信
制御回路６は相手装置から直列データを受信すると、並
列データに変換し、第３図及び第４図■に示す如く、Ｄ
ＭＡ制御回路２のチャネル４に対しデータ転送要求を送
出する。

チャネル４はＤ　Ｍ　Ａ　’Ｈ）御回路２の共通部を経
てプロセッサ１にバス占有要求を送出して、バスを占有
すると、第４図■に示す如くシリアル通信制御回路６が
送出する受信データをメモリ５に転送し、第４図■に示
す如くメモリ５に順次格納する。

データの受信が完了すると、シリアル通信制御回路６は
、第３図及び第４図■に示す如（、プロセッサ１にマス
ク不可能割込みにより受信完了を通知する。この受信完
了通知によりプロセッサ１はＤＭＡ制御回路２をディセ
ーブルにした後、シリアル通信制御回路６に第４図［相
］に示す如く、シリアル通信制御回路６を受信ディセー
ブル状態に切替える信号を送出する。

以後、規定の時間を経過した後に、上記の動作を繰り返
す。

相手装置からの受信を待ち受ける場合、プロセッサｌは
ＤＭＡ制御回路２とシリアル通信制御回路６をイネーブ
ルとして置（。シリアル通信制御回路６は相手装置から
呼出されると、第３図及び第４図■に示す如（、プロセ
ッサ１にマスク不可能割込みにより、データ受信を通知
する。この割込みでデータ受信を通知されたプロセッサ
１は、シリアル通信制御回路６を受信状態に切替える信
号を送出する。以後の動作は上記と同様であるため説明
を省略する。

〔発明が解決しようとする問題点〕

上記の如〈従来はシリアル通信制御回路６からプロセッ
サ１に、マスク不可能割込みにより割込むことで、プロ
セッサｌの指示により送信状態と受信状態とを切替えて
おり、且つ、ＤＭＡ制御回路２のチャネル３を送信デー
タ転送制御に、チャネル４を受信データ転送制御に使用
している。

ところで、半二重通信は送信と受信が時分割で実施され
るため、送信時にはチャネル４が、受信時にはチャネル
３が動作していない。従って、ハードウェアが有効に利
用されていないという問題がある。

又更に、プロセッサ１はメモリ５のパリティエラ一時の
割込みや、他の入出力装置等からの割込みを受けねばな
らず、送受信状態の切替えにマスク不可能割込みで、シ
リアル通信制御回路６から割込まれると、重要な割込み
処理が遅延したり、エラーと区別がつかない等の不都合
があり、３レベル以上の割込みレベルを持つプロセッサ
が要求され、２レベルの割込みレベルのプロセッサは使
用が困難となるという問題がある。

〔問題点を解決するための手段〕

第１図は本発明の一実施例を示す回路のブロック図であ
る。

ＤＭＡ制御回路７の命令解読回路８は、メモリ５の命令
テーブル９から命令を読出して解析し、チャネル１０を
経て人力したシリアル通信制御回路６が送出する送信デ
ータ転送要求により、チャネルｌＯに指示してメモリ５
から送信データをシリアル通信制御回路６に送出させ、
所定量のデータの転送が完了すると、命令テーブル９の
命令を読出し、シリアル通信制御回路６を受信状態に切
替え、受信データをメモ’１５に格納する構成とする。

〔作用〕

上記構成とすることにより、ＤＭＡ制御回路７の命令解
読回路８がメモリ５の命令テーブル９の命令を解析し、
チャネルＩＯとシリアル通信制御回路６とを時分割で制
御して、データの送信及び受信を行うため、プロセッサ
１のシリアル通信制御回路６に対する送受切替制御介入
を不要とすることが可能となる。

従って、チャネル１０は一つで良く、プロセッサｌの負
担を軽減すると共に、プロセッサ１の割込みレベル数の
制限を排除することが出来る。

〔実施例〕

第２図は第１図の動作を説明するタイムチャートである
。

第１図において、プロセッサ１は送信を開始する場合、
Ｄ　Ｍ　Ａ　＃Ｊ御回路７をイネーブルとする。

これによりＤ　Ｍ　Ａ　ｆ；１１御回路７の命令解読回
路８は、チャネル１０を経てメモリ５の命令テーブル９
から命令を読出して解析し、待機状態となる。

この後プロセッサ１はシリアル通信制御回路６に送信開
始を指示し、シリアル通信制御回路６は回線を経て相手
装置を呼出し、通信が可能となると、第１図及び第２図
◎に示す如（、ＯＲ回路１１を経てＤＭＡ制御回路７の
チャネル１０に送信データ転送要求を送出する。

チャネル１０を経て送信データ転送要求を受けたＤＭＡ
制御回路７はプロセッサｌにバス占有要求を送出し、バ
スを占有してからチャネルＩＯにメモリ５からデータを
読出させ、第２図＠に示す如く、シリアル通信制御回路
６に送出させる。

命令テーブル９には予め定めた形式で、送信データ転送
と、シリアル通信制御装置６の受信状態への切替えと、
受信データ転送を命令するように設定されている。

シリアル通信制御回路６はメモリ５から読出された並列
データを直列データに変換して第２図■に示す如く回線
に送出する。予め定められたデータ量を転送し終えると
、命令解読回路８はチャネル１０を経てメモリ５の命令
テーブル９から次の命令を読出す。

命令テーブル９の次の命令はシリアル通信制御回路６の
受信状態への切替えを命令しているため、この命令を解
読した命令解読回路８の指示によりチャネル１０は、第
２図＠に示す如く、シリアル通信制御回路６を受信状態
に切替える信号を送出する。

この後命令解読回路８は、メモリ５の命令テーブル９か
ら次の命令を読出して解析し待機状態となる。

シリアル通信制御回路６は相手装置からデータを受信す
ると、並列データに変換し、ＯＲ回路１１を経て第１図
及び第２図■に示す如く、チャネル１０に対しデータ転
送要求を送出する。

チャネル１０を経てこのデータ転送要求を受けたＤＭＡ
制御回路７は、プロセッサ１にバス占有要求を送出して
、バスを占有すると、チャネル１０に受信データ転送を
指示する。チャネルｌＯは第２図［相］に示す如くシリ
アル通信制御回路６が送出する受信データをメモリ５に
転送し、第２図Ｏに示す如くメモリ５に順次格納する。

データの受信が完了すると、シリアル通信制御回路６は
、第１図及び第２図［相］に示す如く、割込み制御回路
１２を経て、マスク可能割込みにより、プロセッサ１に
受信完了を通知する。プロセッサ１はＤＭＡ制御回路７
を停止させ、シリアル通信制御回路６をディセーブルと
する。

これで−回の送受信動作を完了し、以後上記の動作を繰
り返す。

相手装置からの受信を待ち受ける場合、プロセッサ１は
予めＤＭＡ制御回路７に命令テーブル９の受信命令から
動作するように指示している。命令解読回路８は、命令
テーブル９の受信データ転送命令から読出しを開始し、
チャネル１０を経てシリアル通信制御回路６を受信状態
に切替える信号を送出する。

シリアル通信制御回路６は相手装置から呼出されると、
第２図［相］に示す如く、チャネル１０にデータ転送要
求を送出する。チャネル１０を経てデータ転送を要求さ
れたＤ　Ｍ　Ａ　！ＩＩ御回路７は前記同様、バスを占
有して、チャネル１０に受信データ転送を指示する。以
後の動作は上記と同様であるため説明を省略する。

〔発明の効果〕

以上説明した如く、本発明はＤＭＡ制御回路の一つのチ
ャネルを時分割で切替え、半二重通信のデータ転送を制
御させるため、ハードウェア資源の有効利用が可能とな
り、且つ、シリアル通信制御回路の送受信状態切替制御
にプロセッサの介入を不要とするため、プロセッサの負
担を軽減すると共に、割込みレベル数の制限を排除する
ことが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図、 第２図は第１図の動作を説明するタイムチャート、第３
図は従来の技術を説明するブロック図、第４図は第３図
の動作を説明するタイムチャートである。 図において、 １はプロセッサ、　　２，７はＤ　Ｍ　Ａ制御回路、３
．４．１０はチャネル、　　５はメモリ、６はシリアル
通信制御回路、 ８は命令解読回路、　９は命令テーブル、１１はＯＲ回
路、　　　１２は割込み制御回路である。 欄ε１　圀０）虜カ唄含で明するツ化ケヤートーチ　２
２

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）と複数のチャネルを持つ直接メモリア
   クセス制御回路（７）とメモリ（５）とシリアル通信制
   御回路（６）を備えて半二重通信を行う装置において、 該メモリ（５）に該シリアル通信制御回路（６）の送受
   信状態切替えとデータ転送を指示する命令を所定の順序
   で格納した命令テーブル（９）と、 前記直接メモリアクセス制御回路（７）に該命令テーブ
   ル（９）の命令を解読する命令解読回路（８）とを設け
   、 該命令解読回路（８）が該命令テーブル（９）から読出
   した命令と、前記シリアル通信制御回路（６）からのデ
   ータ転送要求に基づき、該直接メモリアクセス制御回路
   （７）の一つのチャネル（１０）を制御し、時分割で該
   シリアル通信制御回路（６）と同期して、前記メモリ（
   ５）と該シリアル通信制御回路（６）間における送信デ
   ータと受信データのデータ転送を行わせることを特徴と
   する直接メモリアクセス制御回路の半二重通信方式。