JPS63149919A

JPS63149919A - Ｐｃｍ装置のメモリ制御回路

Info

Publication number: JPS63149919A
Application number: JP29706786A
Authority: JP
Inventors: Masayuki Ishida; 雅之石田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-12-12
Filing date: 1986-12-12
Publication date: 1988-06-22
Anticipated expiration: 2010-05-01
Also published as: JPH0740408B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はＰＣＭ装置のメモリ制御回路に関するもので
ある。

〔従来の技術〕

音質劣化のないオーディオ信号の記録再生が行えるＰＣ
Ｍ装置として回転ヘッド式ディジタ！オーディオテープ
レコーダ（以下「Ｒ−ＤＡＴＪという）がある。

第６図はＲ−ＤＡＴのドラムとテープの関係を示したも
ので、（８）　、　（９）は磁気ヘッド、（２２）はド
ラム、（２３）は磁気テープを示して２シ、磁気テープ
（２３）がドラム（２２）に９０’の角度で巻き付けら
れて記録Ｈ生を行うものでちる。

第７図は磁気テープ（２３）上に記録された記録パター
ンを示しておシ、（２５ａ）＊　（２５ｂ）、（２５０
）は記録トラック、（２６）はヘッド走丘方向、（２７
）は磁気テープ（２３）の走行方向を示している。図示
のごとく、磁気テープ（２３）の畏手方向に対し斜めに
記録トラック（２５）を形成して記録再生を行っている
。

つぎに、第８図を用いてＲ−ＤＡＴの記録・再生システ
ムの構成について説明する。

図において、（１）は入力端子、（２）はローバスフイ
ｐり、（３）はアナログ−デジタル変換回路（以下ＡＤ
変換回路という）、＋４）はメモリ制御回路、（５）は
符号化回路、（６）は変調回路、（７）は切換スイッチ
、（１０）は切換スイッチ、（１１）は復調回路、（１
２）はメモリ１１＋御回路、（１Ｂ）は復号回路、（１
４）はデジタル−アナログ変換回路（以下り人変換回路
という）、（１５）はローパスフィルタ、（１６）は出
力端子、（１７）はシステムのクロックを生成するクロ
ック発生回路を示しておシ、ローパスフィルタ（２１，
Ａ　Ｄｉ換１１路（３］、／Ｌ　−ｅ：り制御回路（４
）、符号化回路（５）、変調回路（６）によシ記録系（
２０）が構成され、復調回路（工１）、メモリ制御回路
（１２）、復号回路（１８）、ＤＡ変換回路（１４）、
　ローパスフィルタ（１５）によシ呂生系（３０）が構
成されている。

つぎに、動作について、まず記録系（２０）Ｏのほうか
ら説明する。記録されるアナログ信号は入力−子（１）
から入力され、ローパスフィルり（２）で高い周波数成
分が除去された後、ＡＤ変換回路（３）で一定のサンプ
リング周波数（以下、Ｆｓという）でデジタル信号（以
下、サンプルという）に変換されてメモリ制御回路（４
）内の図示していないメモリに蓄えられる。符号化回路
（５）はメモリに誓えられたサンプルを読出して、誤り
訂正や誤り検出のためのチェック信号を生成してメモリ
に誓込む。

符号化が終了すると、サンプルとチェック信号とは時間
圧縮されてメモリから読出され、変調回路（６）で磁気
記録再生に適した信号に変換された後、単位時間ごとに
切換わる切換スイッチ（７）を介して磁気ヘッド（８）
　ｔたは磁気ヘッド（９）によフ磁気テープ（２３）に
記録される。

第９図は符号構成の一例を示したものである。

図において、シンポμとは８ビツトのデータを示してい
る。この符号はＸ方向に２６シンボル、Ｘ方向に２８シ
ンボル並んだオーディオシンボルに対し、Ｃ１符号、Ｃ
２符号で２重に符号化されている。Ｃ！符号はＸ方向の
２８シンボルのオーディオシンボルから４個のＰチェッ
クシンポ／ｌ／　（ｐ　ｏ〜Ｐ３）を付加して符号間圧
１ＩＩＩ５のリードソロモン符号を構成している。この
時Ｘ＝ＸｌのＣ１符号は（１）　弐ｔ−満たしている。

Ｈｘ　・ＣＤ（Ｘｉ　ｔ　Ｏ）　、Ｄ（ｘｌｓ　ｉ）・
−・・−・Ｉ）（ｘｘ　ｌ　２７　）　ｔＰｏ（ｘｓ）
”＝Ｐ３（Ｘｔ）　）Ｔ−０・”・−（１］ただし、α
は原始多項式ｆ（２）の根Ｔは行列の転−を示すＣ２符号はＸ方向に符号化されており、ｙ＝ｙｘの符号
は（２）式を満たす６個のＱチェックシンボル（Ｑｏ＝
Ｑｓ）が付加された符号間距離７のリードソロモン符号
である。

Ｈ２＝　ＣＤ（０＋７１）　＋Ｄ（１＋ｙｓ）　＋””
”Ｄ（２５＊ｙｘ）　ｔＱｏ（ｙｔ）”・・・ＱｓＯ’
ｔ）　）Ｔ＝Ｏ”＝・（２）第９図に示すオーディオシ
ンボル及びチェックシンボルは、Ｘ方向の３２シンボル
を１ブロツクのＰＣＭ信号として一次記鎌され、１トラ
ツクに８２ブロツクの信号が記録される。

第１０図はブロック構成を示しておシ、同期信号（５１
）、コントロール信号（５２）、ブロックアドレス（５
３）、パリティ（５４）、Ｐ　ＣＭデータ（５５）から
１４４成され、合計８６シンボルのデータからなる。ブ
ロックアドレス（５８）は、１トラツクに記録される３
２ブロツクに対し、０〜８１ｆ、割シあて、ブロックの
識別をするだめのものであシ、第９図に２けるＸ＝Ｘｌ
に位はするＸ方向の３２シンボルが記録されるブロック
のブロックアドレスはＸｌどなる。

パリティ（５４）はコントロールデータ（５２）と、ブ
ロックアドレス（５８）のｍｏｄ２加算によシ生成した
もので、再生したコン）ａ−ルデータ及びブロックアド
レスの信頼性を高めるために付加されている。これらの
コントロールデータ（５２）、ブロックアドレス（５８
）、パリティ（５４）はメモリ回路（４）で付加され、
同期信号（５１）は変調回路（６）で付加される。

つぎに、再生系（８０）の動作について説明する。磁気
ヘッド（８）と磁気ヘッド（９）からの時間圧縮された
再生信号は、単位時間ごとに切換わる切換スイッチ（１
０）を介して交互に復調回路（１１）に供給されて変調
前の信号にもどされ、第１２図に示すメモリ制御回路（
１２）内のメモリ（１２１）に警見られる。復号回路（
１８ンはメモリ（１２１）から再生信号を順次読出して
、誤り検出及び誤り訂正を行なう。復号されたメモリ（
１２１）内のオーディオシンボルは、一定時間間隔で読
出され、ＤＡ変換回路（１４）でアナログ信・号に変換
された後、次段のローパスフィルタ（１５）で高い周波
数成分が除去されて出力端子（１６）よシ出力される。

なお、以上の信号処理に必要なりロックはクロック発生
回路（１７）よ）供給される。

第１１図は復号回路（１８）における誤フ訂工手順につ
いて説明するためのもので、同図（Ａ）は再生された信
号を示してお、）、ＡＩ、Ａ２は磁気ヘッド（８）、Ｂ
ｌは磁気ヘッド（９）で再生された信号で、ドラム（２
２）が１回転する周期をＴとすると、Ｔ／４（ドラム（
２２）が９０°回転する期間）ごとに信号のない区間が
存在する。また、同図（Ｂ）、（Ｃ）はメモリ制御回路
（１２）内のメモリ（１２１）（ＡｌとＢ１に含まれる
データを格納する容量をもつ）を第１．第２の領域に分
割し、それぞれの領域で行なわれる処理内容を示したも
ので、Ｗは再生信号の督き込み、ＣＩＤはＣ１符号を用
いた誤り訂正（以下、「Ｃ１復号」という）、Ｃ２Ｄは
０２符号を用いた誤り訂正（以下、ｒＣ２復号」とい５
）、ＦｓＲは訂正されたデータをＤＡ変換回路（１４）
へ供給するだめの読み出しを示している。

メモリ第１領域では磁気ヘッド（８）で再生された信号
Ａについて書き込み、読み出しが行なわれる。

すなわち、時刻１ｏ−１１に写生信号ＡＩが会き込まれ
、次に時刻ｔ１〜ｔ２の期間に再生信号Ａ１に対しＣ１
復号が行なわれる。第９図は符号構成を示すとともにメ
モリマツプを示してお、！ｌ）、Ｘ（Ｘアドレス）とｙ
（Ｘアドレス）によシメモリ内の領域が指定される。

第９図のととくメモり（１２１）に取シ込まれたＡ１信
号はｘ＝０のＣ１符号の復号から実行され、ｘ−３１ま
での８２回の０１復号を実行後に終了する。ついで時刻
ｔ２からはＣ２復号が美行され、時刻ｔ３には終了する
。訂正されたオーディオシンボルはいったんメモリ第１
領域のもとのアドレスに−一き込まれ、時刻ｔ３からＢ
４の期１；Ｊにメモリ第１狽城から読み出されてＤＡ変
侯回路（１４）へ供給される。

他方、メモり第２領域では、第１領域と同体の動作が磁
気ヘッド（９）で４止された信号Ｂに対し行なわれるの
で、ＤＡ変換回路（１４）へ供給されるオーディオシン
ボルは、Ｔ／２期間ごとにメモリの領域を切換えて睨み
出すことによシ、連続した音声再生が行なわれる。

第１２図はメモリ制御回路（１２）内のメモリ及びメモ
リアドレス制御回路を示しておシ、（１２１）はメモリ
、（１２２）はセレクタ、（１２８）はアドレス検出回
路、（１２４）は暮き込み・復号アドレス発生回路（以
下、単に「アドレス発生回路」という）、（１２５）は
読み出しアドレス発生回路（以下、単に「アドレス発生
回路」という）、（１２７）はアンドゲート、（１２８
）は再生信号を復調回路（１１）で復調した後、バス（
１１ａ）を介してメモリ（１２１）へ蒼キ込むための第
１の誓込みクロックの入力端子、（１２９）はメモリ（
１２１）内の誤りシンボルが復号回路（１３）で誤り訂
正がなさｎた後、蒋びバス（１８ａ）を介してメモＩＪ
（１２１）に簀き込むための第２の書込みクロックの入
力端子を示しておシ、これら第１．第２の膏込みクロッ
ク及びセレクタ（１２２）、アドレス発生回路（１２４
）、（１２５）、アドレス検出回路（１２８）（Ｚ）動
作に必要なりロックは、第８図に示したクロック発生１
１ｇ回路（１７）から供給される。

次にこのメモリ制御回路（１２）の動作民間を、第９図
および第１１図を併用して行う。

複調された再生信号は、パス（ｌｌａ）を介して時刻ｔ
ｏｘ　ｔ３の１−にメモリ（１２１）へりき込まれる。

この時アト、レス発生回路（１２４）は、第９図に示ｆ
ｘアドレス及びｙアドレスの値を示す’ｓ＋’ｔ　１の
アドレス（１２４ａ）を発生し、セレクタ（１２２）を
介してメモリ（１２１）へ供給される。アドレス検出回
路（１２；３）は侃調されたデータからブロックアドレ
スを検出するもので、コントロールデータ、ブロックア
ドレス、パリティをモード２加算するパリティチェック
を行い、チ釦生回路（１２４）では、ロードクロックに
よシアドレス発生回路（１２４）内の図示していないカ
ウンタにブロックアドレスをロードする。このロードさ
れたブロックアドレスによシ、第９図に示ｆｘアドレス
がメモリ（１２１）に供給される。

他方、ｙアドレスは、ブロック内に配置されたシンボル
ごとにクロック発生回路（１７）から出力されるシンボ
ルクロックによシアドレス発生回路（１２４）内のカウ
ンタが更新されてメモリ（１２１）へ供給される。以上
のように再生信号の書き込みアドレスが指定されて＋ｍ
次ブロックアドレス０からブロックアドレス８１までの
データが１゜〜ｔ１期間に書き込まれる。時刻ｔ１から
はアドレス発生回路１（１２４）でメモり（１２１）を
制御しつつ、ＸアドレスＯから０１復号が開始されて時
刻ｔ２で終了し、時刻ｔ２〜ｔ３の期間に０２Ｕ号が実
行される。時刻ｔ３からｔ、ではアドレス発生回路（１
２５）からも与えられるアドレス（１２５ａ）によシメ
モ’Ｊ（１２１）が制御されて訂正されたデータが順次
読み出されてＤＡ変換回路（１４）へ供給される。メモ
！Ｊ（１２１）の第１領域及び第２領域は同一のアドレ
ス発生回路（１２４）。

（１２５）を共用しておシ、セレクタ（１２２）で時分
割で与えられるアドレスによシ制御される。

〔発明が解決しようとする問題点３以上のように、Ｃ１復号及びＣ２復号は、再生信号のな
い区間で処理されるので、アドレス発生回路１（１２４
）を共用して再生信号のδき込みと復号時のメモリ制御
を行なうことができ、アドレス発生回路の構成が簡単に
なる長所がちる。しかし、復号に使える時間が再生信号
のない期間に限定されるので、高い訂正能力を得るため
の複軸な演算を行うと、演算のクロックレートが上がシ
、ＩＣ化の際、消費電力の増加等の不都合が生じるとい
う問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、クロックレートを上げずに、演算時間が確保
できるＰＣＭ装置のメモリ制御回路を得ることを目的と
する。

〔問題点を解決するだめの手段〕

この発明に係るＰＣＭ装置のメモリ制御回路は、Ｈ生信
号を台き込むためのアドレスを発生する−き込みアドレ
ス発生回路と、復号のためのアドレスを発生する復号ア
ドレス発生回路と、これらのアドレス発生回路から出力
される２つのアドレスを比較するアドレス比較回路とを
備え、再生信号をメモリに書き込みながら同時に復号を
行い、上記アドレス比較回路によシ上記書き込みアドレ
ス発生回路から入力される会き込みアドレスがすてに復
号が終了した領域か否かを判定し、復号が社了した領域
の時には再生信号の書込みを禁止するようにしたもので
ある。

〔作用〕

この発明におけるＰＣＭ装置のメモリ！ｆｉｌＪ御回路
は再生信号を會き込むためのアドレス発生回路と復号の
ためのアドレス発生回路とを別に設けたので、再生信号
がある区間から復号を開始することができるので演算時
間が長くとれる。まだ、アドレス比較回路によシすでに
復号が終了したメモリ領域には、再生信号を蓄き込まな
いようにしたので、雑音等が発生することがない。

〔発明の実施例〕

第１図はこの発明の一実施例の構成を示すブロック図で
ある。

図において、（１８０）は再生信号をメモリ（１２１）
にｊき込むためのアドレスを発生する督き込みアドレス
発生回路、（１８０ａ）はメモリ（１２１）へ供給する
アドレス出力％　　（１８０ｂ）は蓄き込み時のＸアド
レス出力、（１８１）は復号時メモリ（１２１）のアド
レスを生成する復号アドレス発生回路、（１８１ａ）は
メモリ（１２１）へ供給するアドレス出力、（１８０ｂ
）は現在値号を行っているメモリ領域のＸアドレス出力
、（１８２）はアドレス判定四路で、両アドレス発生回
路（１３０）、（１３１）から出力されるＸアドレスを
比較し、Ｘアドレス（１８０ｂ）がＸアドレス（１８１
ｂ）よシ犬の時は「０」、それ以外の時は「１」を出力
する。（１３ｇ）はオアゲートで、その他の第１２図と
同一符号を付した構成部分は、それぞれ同じ構成部分を
示している。

次にとの実施例の動作を第２図および第８図を併用して
説明する。

再生信号Ａ１は時刻ｔｏ−ｔｔｚの期間に会き込みアド
レス発生回路（１８０）で発生したアドレス出力（１８
０ａ）によシメモリ（１２１）の第１領域へ督き込まれ
る。この動作は第１２図に示したアドレス発生回路（１
２４）の再生信号Ｇ込み時の動作と同一である。

他方、Ｃ１復号は、第２図に示す時刻ｔｌｌから開始さ
れる。時刻ｔ１７でのメモリ第１領域での動作を第８図
を用いて説明する。第８図では、同期信号を除いた全て
の１ブロツクに含まれるデータを示しておシ、メモリ（
１２１）に格納されるのはＰＣＭデータのみである。時
刻ｔｌ？ではＸアドレス出力２までのＣ１ｍ号が終了し
、矢印Ｓで示すＸアドレス３のＣ１復号を行っている。

他方、再生信号の書き込みは、ブロックアドレスＯ〜１
０までのデータ簀込みが終了し、矢印Ｔで示すブロック
アドレス１１のテ°−夕を書き込もうとしている。ここ
で、再生信号に誤りが生じ、コントロールデータ、ブロ
ックアドレス、パリティがすべてｒＯＪになると、パリ
ティチェック結果が「０」とな）グプツクアドＶヌが誤
ってｂるにもかかわらずアドレス検出回路（１２８）で
は、ブロックアドレス（１２８ａ）とロードクロック（
１２ｓｂ）が出力されるので、本来、Ｘアドレス１１の
領域に書かれるべきデータがＸアドレスＯに書かれる。

ところが、ブロックアドレスＯのデータはすでにＣ１復
号が済んでおシ、ブロックアドレス１１のデータがここ
に書かれると、０ブロツクの３２シンボルはすべて見逃
し誤りとなシ、次段のＣ２復号の能力低下、あるいは耳
につく雑音が発生したシする。

アドレス比較回路（１８２）はこれを防ぐために設けた
もので、復号を実行しているＸアドレス（ｌａｌｂ）と
再生信号誓込み用Ｘアドレス（１３０ｂ）とを比較し、
再生信号語き込み月Ｘアドレス（１３０ｂ）がＸ７ドレ
ス（１８１ｂ）よシ小なら「１」を出力してオアゲート
（１４０）を閉じ、曹キ込みクロック（１２８ａ）がメ
モリ（１２１）へ供給されないようにしている。これに
よシ時刻ｔ１７の場合、ブロックアドレス１１のデータ
は、メモリ（１２１）へ取り込まれることはなく、ブロ
ック０のデータはそのまま残る。また、Ｘアドレスに対
応したフラグを格納するレジスタを設け、「１」を初期
セットし、書き込まれたメモリ領域のＸアドレスに対応
するレジスタをリセットすることによシ、会き込まれな
かったメモリ領域のＸアドレスに対応したレジスタには
「１」が残っているので、とのフラグを時刻ｔ１ｍから
始まるＣ２復号で用いることによ、９、Ｃ２符号の能力
を十分生かせるとともに、雑音を発生させなり手段を構
じることができる。

上記実施例では第９図に示したデータをｙ方向のＣ１符
号を構成する８２シンボルを１ブロツクのＰＣＭデータ
として伝送する場合の例であるが、ｎ個のＣ１符号から
３２シンボルを選択して１ブロツクのＰＣＭデータとす
る場合を第４図および第５図を用いて以下に説明する。

第４図および第５図はｎ＝２の場合を示したものである
。

第４図におｈて、ｘｗＯとｘ＝ｘｏｃｔ符号のそれぞれ
ｙ＝＝Ｑ〜１５の１６シンボル、計３２シンボｐと、ｙ
−１６〜３１の８２シンボルを１ブロツクのＰＣＭデー
タとし、順次、矢印で示す順序で伝送される。第５図に
示すように、ｘ＝２ｎとｘ＝２ｎ＋１　（ｎｚＯ、１、
”・・・・・１５　）のＣ１符号から第２ｎ、第２ｎ＋
１ブロツクのＰＣＭデータを作っている。この場合第４
図からも明らかなように、再生誓き込みが矢印のように
行なわれるので、再生信号のブロックアドレス２ｎ及び
（２ｎ＋１）がメモリ上で２つの０１領域にまたがるの
で、書き込み禁止は、再生書込み月Ｘアドレス（２ｎ＋
１）−１が復号Ｘアドレスよシ小さい時突行される。ま
た、マージンをもたして（何生畜込み用Ｘアドレス−α
）が復号Ｘアドレスよシ小さい時禁止することによシ信
頼度が向上する。

上記実施例はメモリを２次元配列し、Ｘとｙのアドレス
で制御し、ｘ；０から再生信号の書込みと復号を開始し
たが、ｘｗ８１から開始した場合には、蓄込み用Ｘアド
レスが復号用Ｘアドレスより大きい時、書込みを）４止
するようにｈ４成しても同様な効果が得られる。

また、メモリアドレスをＸｔＶに分離した制御以外の場
合でも、すてに復号が終了した領域を検出する検出手段
と、再生信号の書込みが行なわれようとしているメモリ
領域が復号が終了した領域外であることを判定する判定
手段を設け、判定手段によシ再生信号の簀込みを制御す
ることによシ同様な効果が得られる。

〔発明の効果〕

以上のようにこの発明によれば、再生慴号をメモリの所
定の領域に書き込むためのアドレスを発生する書き込み
アドレス発生回路と、復号時のメモリ制御を行う復号ア
ドレス発生回路と、両アドレス発生回路の出力を比較す
るアドレス比較回路を備え、再生信号を誓き込みなから
復号も同時に行い、アドレス比較回路の比較給茶により
復号がすでに終了したメモリ領域への再生信号−き込み
を宗主するように構成しプこので、復号時間が多くとれ
るとともに、復号後のデータかりき替えられることない
ＰＣＭ装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実２１瓜例の要部であるメモリ制
御回路の構成を示すブロック図、第２図はこの実施例の
動作説明をするためのタイムチャート、第８図は同じく
この実施例の動作説明をするためのメモリ図、第４図は
この発明の他の実施例の信号構成図、第５図は第４図に
示した信号構成を一般化した信号構成図、第６図はこの
発明の適用対象の一例である回転ヘッド式デイジタルオ
ーディオテーデレコーダの回転ドラムと磁気テープの位
置関係を示す図、第７図は磁気テープの記録パターンを
示すパターン図、第８図は回転ヘッド式ディジタルオー
ディオチーブレコーダのＰＣＭ記録系と再生系の構成を
示すブロック図、第９図はその符号ＩＡ構成図第１０図
はその特定のブロック構成図、第１１図は従来の信号処
理手順を示すタイムチャート、第１２図は従来のメモリ
制御回路のブロック図である。（１２）・・・メモリ制御回路、（１２１）・・・メモ
リ、（１２２）−・・セレクタ、（１２Ｂ）・・・アド
レス検出回路、（１２５）・・・読み出しアドレス発生
回路、（１２７）・・・アンドゲート、（１８０）・・
・書き込みアドレス発生回路、（１８１）・・・復号ア
ドレス発生回路、（１８２）・・・アドレス比較回路、
（１８８）・・・オアゲート。なお、各図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

（１）、受信した冗長符号が付加されているデータを書
き込むアドレスを発生する書き込みアドレス発生回路と
、この書き込みアドレスに上記データを書き込むメモリ
と、このメモリから書き込んだデータを順次読み出し復
号回路で誤り訂正または検出を行つたのちメモリに再び
書き込む復号アドレスを発生する復号アドレス発生回路
と、上記書き込みアドレスがすでに復号化が終了したメ
モリ領域に属するか否かを弁別する判定手段と、属する
と判定したときには上記メモリに受信データの書き込み
を禁止する手段とを備えたＰＣＭ装置のメモリ制御回路
。
（２）、判定手段が、書き込みｘアドレスと復号ｘアド
レスとを比較する比較回路で構成されてなる特許請求の
範囲第１項記載のＰＣＭ装置のメモリ制御回路。