JPS63151069A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63151069A JPS63151069A JP61299413A JP29941386A JPS63151069A JP S63151069 A JPS63151069 A JP S63151069A JP 61299413 A JP61299413 A JP 61299413A JP 29941386 A JP29941386 A JP 29941386A JP S63151069 A JPS63151069 A JP S63151069A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- column shaped
- shaped electrodes
- electrodes
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は一時的にコンデンサに電荷を貯えることによっ
て信号を記憶する機能を有する半導体記憶装置に関する
ものである。本装置はコンピュータに用いられプログラ
ムやデータを記憶させるために使用される。
て信号を記憶する機能を有する半導体記憶装置に関する
ものである。本装置はコンピュータに用いられプログラ
ムやデータを記憶させるために使用される。
従来の技術
半導体記憶装置の集積度は約３年毎に４倍に増大してき
ている。集積度の向上は記憶単位であるメモリーセルの
面積縮小によりもたらされてきた。
ている。集積度の向上は記憶単位であるメモリーセルの
面積縮小によりもたらされてきた。
しかしメモリーセルの面積縮小は必然的に記憶のための
静電容量の減少をもたらし、それにより読出し信号の低
下やリフトエラー率の増大が引起こされる。それを避け
るため、半導体基板に数μｍの深さの溝を堀りその側面
をキャパシターとして利用することが提案されている。
静電容量の減少をもたらし、それにより読出し信号の低
下やリフトエラー率の増大が引起こされる。それを避け
るため、半導体基板に数μｍの深さの溝を堀りその側面
をキャパシターとして利用することが提案されている。
セル寸法をＬＸＷ、溝深さをＨとすると、セル面積に対
する溝側面の比γは次式で表わされる。
する溝側面の比γは次式で表わされる。
ｒ＝２ＨＸ（Ｌ＋Ｗ）／（Ｌ−Ｗ）
Ｌ＝３Ｗの関係が保たれるとすると
８ Ｈ
ｒ ＝ （−） ｘ （７−）
となる。例えば！＝１μＩＩＩＸＨ＝４μｍのとき
′γ＝１０．７、溝をもっと深くすればｒは増えていく
が、微細加工は困難である。
′γ＝１０．７、溝をもっと深くすればｒは増えていく
が、微細加工は困難である。
発明が解決しようとする問題点
従って溝側面を利用する方法でもキャパシターの電極面
積を１０倍以上にするのは難しく、他方誘電体の誘電率
を大きくする試みもあるが、その場合誘電体薄膜のリー
ク電も大きくなるなどの問題がある。
積を１０倍以上にするのは難しく、他方誘電体の誘電率
を大きくする試みもあるが、その場合誘電体薄膜のリー
ク電も大きくなるなどの問題がある。
本発明は以上の様な高集積化によるメモリセル容量の減
少という問題点を解決しようとするものである。
少という問題点を解決しようとするものである。
問題点を解決するための手段
セル面積縮小に伴なうセル容量の減少を解決するために
、本発明では、キャパシター電極の表面積増大を図る。
、本発明では、キャパシター電極の表面積増大を図る。
その手段として、電荷蓄積電極としての拡散層に、その
拡散層の寸法に比べて十分小さな直径の柱状電極を形成
しその表面を誘電体薄膜で覆いさらにその上を導電体材
料で覆う。
拡散層の寸法に比べて十分小さな直径の柱状電極を形成
しその表面を誘電体薄膜で覆いさらにその上を導電体材
料で覆う。
作用
柱状電極の直径が拡散層寸法に比べて十分小さいので多
数の柱状電極を拡散層上に立てることができる。その柱
状電極の側面がキャパシター電極として作用する。よっ
てキャパシター電極面積の増大が達せられる。
数の柱状電極を拡散層上に立てることができる。その柱
状電極の側面がキャパシター電極として作用する。よっ
てキャパシター電極面積の増大が達せられる。
実施例
本発明の一実施例を第１図を用いて説明する。
Ｐ型シリコン基板１上に厚さ１ｏｎｍの二酸化硅素（５
ｉｎ２）から成るゲート絶縁膜２が成長していて、それ
を介して高濃度の砒素が含まれているポリシリコンから
成るゲート電極３が形成されている。このゲート電極３
はリード線として信号の読み出し、書込みを制御する。
ｉｎ２）から成るゲート絶縁膜２が成長していて、それ
を介して高濃度の砒素が含まれているポリシリコンから
成るゲート電極３が形成されている。このゲート電極３
はリード線として信号の読み出し、書込みを制御する。
ゲート電極により隔てられ、砒素を高濃度に含むｎ＋型
拡散層ＢとＳが形成されているが、ここでＢはアルミか
らなる金属配線４と接していてビット線の一部を構成し
、Ｓは電荷を蓄積する一方の電極である。ｎ＋型拡散層
Ｓ上には柱状電極６が多数垂直に立っている。
拡散層ＢとＳが形成されているが、ここでＢはアルミか
らなる金属配線４と接していてビット線の一部を構成し
、Ｓは電荷を蓄積する一方の電極である。ｎ＋型拡散層
Ｓ上には柱状電極６が多数垂直に立っている。
柱状電極の側面・上面および拡散層Ｓ表面等はそれらの
熱酸化膜（ＳｉＯｚ＝８０ｎｍ）、ｅで覆われていて、
柱状電極６の間隙はポリシリコンから成る対向電極７で
埋められている。柱状電極５は拡散層Ｓと共に電荷蓄積
電極となっている。金属配線４とゲート３間は絶縁膜８
．９で電気的に分離されている。半導体基板１の一部に
はフィールド酸化膜１０が選択酸化法で形成されている
。
熱酸化膜（ＳｉＯｚ＝８０ｎｍ）、ｅで覆われていて、
柱状電極６の間隙はポリシリコンから成る対向電極７で
埋められている。柱状電極５は拡散層Ｓと共に電荷蓄積
電極となっている。金属配線４とゲート３間は絶縁膜８
．９で電気的に分離されている。半導体基板１の一部に
はフィールド酸化膜１０が選択酸化法で形成されている
。
柱状電極６の形成の一方法としてはＶＬＳ法（Ｖａｐｏ
ｒ −Ｌｉｑｕｉｄ −５ｏｌｉｄ ）が適用できる。
ｒ −Ｌｉｑｕｉｄ −５ｏｌｉｄ ）が適用できる。
拡散層Ｓ上に例えばＦＩＢ法（Ｆｏｃｕｓｅｄ−Ｉｏｎ
Ｂｅａｍ）によりビーム径０．１μｍで金を打込み、そ
の上から気相成長法または真空蒸着法によりＳｌを堆積
させて半導体基板１を例えば１ｏｏｏ℃に加熱すると、
金が打込まれたところのみＳｉ結晶が柱状に成長する。
Ｂｅａｍ）によりビーム径０．１μｍで金を打込み、そ
の上から気相成長法または真空蒸着法によりＳｌを堆積
させて半導体基板１を例えば１ｏｏｏ℃に加熱すると、
金が打込まれたところのみＳｉ結晶が柱状に成長する。
このとき柱の頂きに金が集中するので、所望の例えば０
．５μｍの高さに成長したあと頂き部分を王水で選択的
に除去し、熱酸化膜６を成長せしめる。
．５μｍの高さに成長したあと頂き部分を王水で選択的
に除去し、熱酸化膜６を成長せしめる。
柱状電極の半径をｒｌその高さをｈとし熱酸化膜を十分
薄いとして無視すると、所要基板表面にπ ｈ 対し柱状電極の側面はＲ＝７（７）倍に増大する。
薄いとして無視すると、所要基板表面にπ ｈ 対し柱状電極の側面はＲ＝７（７）倍に増大する。
ｈ ＝０．５ μｍ Ｓｒ ＝０．０５ μｍのときＲ
＝１６倍となる。これは柱状電極を基盤状に並べたとき
であるが、第２図に示す様に六方稠密に配列した場倍と
なる。この面積増大率は、柱状電極の高さを高くシ、直
径をさらに小さくすることでより大きくできる。
＝１６倍となる。これは柱状電極を基盤状に並べたとき
であるが、第２図に示す様に六方稠密に配列した場倍と
なる。この面積増大率は、柱状電極の高さを高くシ、直
径をさらに小さくすることでより大きくできる。
発明の効果
実施例から明らかな様に本発明によれば、基板内に溝を
形成してキャパシター電極の面積増大させることに比べ
はるかに有効である。しかも本発明に於ては、技術の進
歩に伴なってより微細な加工が出来るようになれば、そ
れに応じて面積増大率が増加するので記憶のためのキャ
パシターの静電容量の減少は抑制される。よって従来１
６Ｍ〜６４Ｍビット／チップの集積度が限界と云はれて
いたダイナミックＲＡ Ｍ （Ｒａｎｄｏｍ−ムｃｃｅ
ｓｓＭｅｍｏｒｙ ）のより一層の集積度の向上に対し
て本発明の寄与するところは大である。
形成してキャパシター電極の面積増大させることに比べ
はるかに有効である。しかも本発明に於ては、技術の進
歩に伴なってより微細な加工が出来るようになれば、そ
れに応じて面積増大率が増加するので記憶のためのキャ
パシターの静電容量の減少は抑制される。よって従来１
６Ｍ〜６４Ｍビット／チップの集積度が限界と云はれて
いたダイナミックＲＡ Ｍ （Ｒａｎｄｏｍ−ムｃｃｅ
ｓｓＭｅｍｏｒｙ ）のより一層の集積度の向上に対し
て本発明の寄与するところは大である。
第１図は本発明の一実施例としてのメモリセルの断面図
、第２図は柱状電極の六方稠密配列状態を示す平面図で
ある。 １・・・・・・半導体基板、２・・・・・・ゲート絶縁
膜、３・・・・・・ゲート、４・・・・・・ビット線、
６・・・・・・柱状電極、ｅ・・・・・・誘電体薄膜、
７・・・・・・対向電極、５３．９１１０・・・・・・
絶縁膜、Ｂ・・・・・・ｎ十拡散層（ビット線）、Ｓ・
・・・・・ｎ＋拡散層（電荷蓄積電極）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
、第２図は柱状電極の六方稠密配列状態を示す平面図で
ある。 １・・・・・・半導体基板、２・・・・・・ゲート絶縁
膜、３・・・・・・ゲート、４・・・・・・ビット線、
６・・・・・・柱状電極、ｅ・・・・・・誘電体薄膜、
７・・・・・・対向電極、５３．９１１０・・・・・・
絶縁膜、Ｂ・・・・・・ｎ十拡散層（ビット線）、Ｓ・
・・・・・ｎ＋拡散層（電荷蓄積電極）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
Claims (2)
- （１）１導電型半導体基板上にゲート絶縁膜を介して設
けられたワード線としてのゲート電極、上記ゲートによ
り隔てられ上記基板表面に形成された２導電型のビット
線としての拡散層Ｂおよび電荷蓄積電極としての拡散層
Ｓ、上記拡散層Ｓ表面に垂直に形成された複数個の導電
材料から成る柱状電極、上記柱状電極を覆う誘電体薄膜
を介して設けられ固定電位に接続された対向電極とを構
成要素として含んでなる半導体記憶装置。 - （２）拡散層Ｓ表面上で柱状電極が六方稠密形に配列さ
れている特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299413A JPS63151069A (ja) | 1986-12-16 | 1986-12-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299413A JPS63151069A (ja) | 1986-12-16 | 1986-12-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63151069A true JPS63151069A (ja) | 1988-06-23 |
Family
ID=17872236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61299413A Pending JPS63151069A (ja) | 1986-12-16 | 1986-12-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63151069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02209765A (ja) * | 1989-02-09 | 1990-08-21 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03296264A (ja) * | 1990-04-16 | 1991-12-26 | Nec Corp | 半導体メモリセルおよびその製造方法 |
-
1986
- 1986-12-16 JP JP61299413A patent/JPS63151069A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02209765A (ja) * | 1989-02-09 | 1990-08-21 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03296264A (ja) * | 1990-04-16 | 1991-12-26 | Nec Corp | 半導体メモリセルおよびその製造方法 |
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