JPS6315282A - アクテイブマトリクス基板 - Google Patents
アクテイブマトリクス基板Info
- Publication number
- JPS6315282A JPS6315282A JP61160297A JP16029786A JPS6315282A JP S6315282 A JPS6315282 A JP S6315282A JP 61160297 A JP61160297 A JP 61160297A JP 16029786 A JP16029786 A JP 16029786A JP S6315282 A JPS6315282 A JP S6315282A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- pixel electrode
- active matrix
- matrix substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Landscapes
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- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、大画面の液晶ディスプレイなどに応用され
る薄膜！ヘランジスタ（以下ＴＰＴと略す）を用いたア
クティブマトリクス基板に関する。
る薄膜！ヘランジスタ（以下ＴＰＴと略す）を用いたア
クティブマトリクス基板に関する。
（ロ）従来の技術
近年、液晶等を用いて大容量の情報を表示する素子とし
てＴＰＴをガラス等の絶縁性基板上にマトリクス状に形
成したアクティブマトリクス基板が有望視されている。
てＴＰＴをガラス等の絶縁性基板上にマトリクス状に形
成したアクティブマトリクス基板が有望視されている。
このアクティブマトリクス基板は直交する多数のゲート
配線とソース配線を有し、そのゲート配線とソース配線
との交点にＴＰＴが形成されている。
配線とソース配線を有し、そのゲート配線とソース配線
との交点にＴＰＴが形成されている。
第５図は従来のＴＰＴの平面図、第６図ａは第５図の△
−八へ面図、第６図すは第５図のＢ−８断面図、第６図
Ｃは第５図のＣ−Ｃ％面図である。
−八へ面図、第６図すは第５図のＢ−８断面図、第６図
Ｃは第５図のＣ−Ｃ％面図である。
１はゲート電極、２はゲート絶縁膜、３はａ−３ｉ半導
体膜、４は保護絶縁膜、５はリンをドープしたｎ’ −
ａ−３ｉ膜、６はソース電極、７（まドレイン電極、８
は画素電極、９は画素電極８のパターン欠陥部分である
。
体膜、４は保護絶縁膜、５はリンをドープしたｎ’ −
ａ−３ｉ膜、６はソース電極、７（まドレイン電極、８
は画素電極、９は画素電極８のパターン欠陥部分である
。
（ハ）発明が解決しようとする問題点
上記マトリクス基板においては、大画面化に伴ってゲー
ト配線とソース配線が増すロし、当然これらの配線の交
点に形成される画素も増加してくる。
ト配線とソース配線が増すロし、当然これらの配線の交
点に形成される画素も増加してくる。
例えば、ゲート電極が２４０本、ソース電極が３６０本
アクティブマトリクス基板に形成されると、両素は８６
４００ケとなる。
アクティブマトリクス基板に形成されると、両素は８６
４００ケとなる。
このように大容量の’ｒ Ｆ Ｔにおいて画素電極８に
パターン欠陥９が発生すると、ソース電極６と画素電極
８とにリークが生じ、また、同じようなリークはソース
電極６のパターン欠陥などによっても発生し、これらを
防ぐことはできなかった。
パターン欠陥９が発生すると、ソース電極６と画素電極
８とにリークが生じ、また、同じようなリークはソース
電極６のパターン欠陥などによっても発生し、これらを
防ぐことはできなかった。
このようなリーク欠陥の原因としては、主にフォトレジ
ストの欠陥が考えられるが、大容量の画素すべてを欠陥
なしに製造することは現状では極めて困難なことであっ
た。
ストの欠陥が考えられるが、大容量の画素すべてを欠陥
なしに製造することは現状では極めて困難なことであっ
た。
この発明は上記の事情に鑑みてなされたもので、電気的
に分離すべき電極間に例えばオーバーハング構造を有す
る二層膜を形成することによって、画素欠陥の少ないア
クティブマトリクス基板の提供を目的とするものである
。
に分離すべき電極間に例えばオーバーハング構造を有す
る二層膜を形成することによって、画素欠陥の少ないア
クティブマトリクス基板の提供を目的とするものである
。
（ニ）問題点を解決するための手段
この発明は少なくともゲート電極、ゲート絶縁膜、半導
体膜、ソース電極及びドレイン電極を有する薄膜トラン
ジスタをマトリクス状に形成し、この薄膜トランジスタ
のドレイン電極に画素電極を形成してなるアクティブマ
トリクス基板において、薄膜トランジスタのソース電極
またはゲート電極と、前記画素電極との間隙部にオーバ
ーハング構造を有する層を形成したことを特徴とするア
クティブマトリクス基板である。
体膜、ソース電極及びドレイン電極を有する薄膜トラン
ジスタをマトリクス状に形成し、この薄膜トランジスタ
のドレイン電極に画素電極を形成してなるアクティブマ
トリクス基板において、薄膜トランジスタのソース電極
またはゲート電極と、前記画素電極との間隙部にオーバ
ーハング構造を有する層を形成したことを特徴とするア
クティブマトリクス基板である。
（ホ）作 用
この発明はソース電極まで侵入する画素電極のパターン
欠陥が生じた場合、これをソース電極と画素電極との間
に形成した２層膜のオーバーハング部で寸断するように
し、また、画素電極まで侵入するソース電極のパターン
欠陥が生じた場合においても同様にしてパターン欠陥を
寸断するようにしたものである。
欠陥が生じた場合、これをソース電極と画素電極との間
に形成した２層膜のオーバーハング部で寸断するように
し、また、画素電極まで侵入するソース電極のパターン
欠陥が生じた場合においても同様にしてパターン欠陥を
寸断するようにしたものである。
（へ）実施例
以下この発明の実施例を図面に基づいて詳述する。なお
、これによってこの発明は限定されるものではない。
、これによってこの発明は限定されるものではない。
第１図はこの発明の実施例を示す平面図、第２図ａは第
１図のＡ−Ａ断面図、第２図すは第１図のＢ−８断面図
、第２図Ｃは第１図のＣ−Ｃ断面図である。
１図のＡ−Ａ断面図、第２図すは第１図のＢ−８断面図
、第２図Ｃは第１図のＣ−Ｃ断面図である。
第１図において、１はゲート電極、２はゲート絶縁膜、
３はａ−３ｉ半導体膜、４は保護絶縁膜、５はリンドー
プのｎ４−ａ−３ｉ膜、６はソース電極、７はドレイン
電極、８は画素電極、９は画素電極８におけるパターン
欠陥部分である。
３はａ−３ｉ半導体膜、４は保護絶縁膜、５はリンドー
プのｎ４−ａ−３ｉ膜、６はソース電極、７はドレイン
電極、８は画素電極、９は画素電極８におけるパターン
欠陥部分である。
ソース電極６と画素電極８との間のゲート絶縁膜２上面
には、オーバーハング構造を形成する二層膜１０が形成
されている。この二ＪＩＩｌ１１０は上層の保護絶縁膜
４と、下層のａ−３ｉ半導体１１３とによって形成され
ている。
には、オーバーハング構造を形成する二層膜１０が形成
されている。この二ＪＩＩｌ１１０は上層の保護絶縁膜
４と、下層のａ−３ｉ半導体１１３とによって形成され
ている。
上記構造において、画素電極８にパターン欠陥部分９が
生じた場合でも、第２図Ｃに示すように二層膜１０のオ
ーバーハング構造部１１．１２でパターン欠陥部分９の
画素電極８膜に段切れを生じさせるため、ソース電極６
と画素電極８間がショートされなくなり、これによって
リークを発生することもなくなる。このように・二層膜
１０を上記のように電気的に分難ずべき電極間の間隙部
に形成することにより、アクティブマトリクス基板にお
けるリーク及びショートを効果的に防止することができ
る。
生じた場合でも、第２図Ｃに示すように二層膜１０のオ
ーバーハング構造部１１．１２でパターン欠陥部分９の
画素電極８膜に段切れを生じさせるため、ソース電極６
と画素電極８間がショートされなくなり、これによって
リークを発生することもなくなる。このように・二層膜
１０を上記のように電気的に分難ずべき電極間の間隙部
に形成することにより、アクティブマトリクス基板にお
けるリーク及びショートを効果的に防止することができ
る。
次に第３図及び第４図を用いてオーバーハング構造を有
するアクティブマトリクス基板の製造工程について説明
する。第３図ａ−ｅは第１図のＡ−へ断面相当図、第４
図ａ−ｅは第１図のＢ−Ｂ断面相当図である。まず第３
図ａ及び第４図ａに示すようにガラスまたはセラミック
や有機樹脂等の基板（図示しない）上にゲート電極１を
平行帯状に所定数形成し、次にプラズマＣＶＤ法によっ
てゲート絶縁膜となるＳｉ Ｎｘ膜２、ａ−３ｉ半導体
膜３及び保護絶縁膜となるＳｉ ＮＸ膜４をこの順に連
続堆積する。次に、保護絶縁ｇ！４を緩衝フッ酸を用い
てエツチングし、第３図す及び第４図すに示すようにパ
ターン化する。次いで、ａ−８ｉ半導体膜３とソース、
ドレイン電極間のオーミックコンタクトを得るためにリ
ンドープのｎ÷−ａ−３ｉ膜５を堆積し、この上にソー
ス、ドレイン電極となる金属膜１３を堆積する。さらに
第３図Ｃ及び第４図Ｃに示すようにフォトレジスト１京
１４を堆積してパターン化する。そしてフォトレジスト
膜１４をマスクとして金属膜１３をエツチングした後、
ｎ＋ −ａ −３ｉ １９５及びａ−８１半導体膜３を
フッ酸と硝酸の混合比１： １００の溶液によってエ
ツチングする。フッ酸と硝酸の混合比１： １００の
溶液でエツチングした際、保護絶縁膜４に対するエツチ
ング速度がｎ’ −ａ −５ｉＳ５及びａ−３ｉ半導体
膜３に対するエツチング速度よりも小さくなるようにし
ておくと、第３図ｄ及び第４図ｄに示すようなオーバー
ハング構造を有する二層膜１０を形成することができる
。
するアクティブマトリクス基板の製造工程について説明
する。第３図ａ−ｅは第１図のＡ−へ断面相当図、第４
図ａ−ｅは第１図のＢ−Ｂ断面相当図である。まず第３
図ａ及び第４図ａに示すようにガラスまたはセラミック
や有機樹脂等の基板（図示しない）上にゲート電極１を
平行帯状に所定数形成し、次にプラズマＣＶＤ法によっ
てゲート絶縁膜となるＳｉ Ｎｘ膜２、ａ−３ｉ半導体
膜３及び保護絶縁膜となるＳｉ ＮＸ膜４をこの順に連
続堆積する。次に、保護絶縁ｇ！４を緩衝フッ酸を用い
てエツチングし、第３図す及び第４図すに示すようにパ
ターン化する。次いで、ａ−８ｉ半導体膜３とソース、
ドレイン電極間のオーミックコンタクトを得るためにリ
ンドープのｎ÷−ａ−３ｉ膜５を堆積し、この上にソー
ス、ドレイン電極となる金属膜１３を堆積する。さらに
第３図Ｃ及び第４図Ｃに示すようにフォトレジスト１京
１４を堆積してパターン化する。そしてフォトレジスト
膜１４をマスクとして金属膜１３をエツチングした後、
ｎ＋ −ａ −３ｉ １９５及びａ−８１半導体膜３を
フッ酸と硝酸の混合比１： １００の溶液によってエ
ツチングする。フッ酸と硝酸の混合比１： １００の
溶液でエツチングした際、保護絶縁膜４に対するエツチ
ング速度がｎ’ −ａ −５ｉＳ５及びａ−３ｉ半導体
膜３に対するエツチング速度よりも小さくなるようにし
ておくと、第３図ｄ及び第４図ｄに示すようなオーバー
ハング構造を有する二層膜１０を形成することができる
。
なお、保護絶縁膜４のエツチング速度をｎ” −ａ−３
ｌ ｇ！５及びａ−３ｉ半導体膜３よりも小さくするこ
とはプラズマＣＶＤ法による保護絶縁膜４の生成条件を
最適化することによって容易に達成することができ、そ
れらのエツチング速度比は、通常１０程度以上であるこ
とが好ましい。以上により基板上にゲート電極１、ゲー
ト絶縁膜２、ａ −３ｉ半導体膜３、ソース電極６、ド
レイン電極７からなるＴＰＴが形成される。そして最後
に第３図ｅ及び第４図ｅに示すようにこのＴＰＴのドレ
イン電極７と一部重畳するように透明導電膜による画素
電極８を形成する。
ｌ ｇ！５及びａ−３ｉ半導体膜３よりも小さくするこ
とはプラズマＣＶＤ法による保護絶縁膜４の生成条件を
最適化することによって容易に達成することができ、そ
れらのエツチング速度比は、通常１０程度以上であるこ
とが好ましい。以上により基板上にゲート電極１、ゲー
ト絶縁膜２、ａ −３ｉ半導体膜３、ソース電極６、ド
レイン電極７からなるＴＰＴが形成される。そして最後
に第３図ｅ及び第４図ｅに示すようにこのＴＰＴのドレ
イン電極７と一部重畳するように透明導電膜による画素
電極８を形成する。
上記構造においてＴＰＴは基板上でマトリクス状に配置
され、各ＴＰＴに対応して表示のための画素電極８もマ
トリクス状に配列される。
され、各ＴＰＴに対応して表示のための画素電極８もマ
トリクス状に配列される。
なお、上記実施例はＴＰＴのソース電極と画素電極間の
リーク欠陥について説明したが、オーバーハング構造の
二層膜１０をＴＰＴのゲート電極ラインと画素電極間の
間隙に形成してゲート電極ラインと画素電極とに発生す
るリークを防止する構造にすることもできる。
リーク欠陥について説明したが、オーバーハング構造の
二層膜１０をＴＰＴのゲート電極ラインと画素電極間の
間隙に形成してゲート電極ラインと画素電極とに発生す
るリークを防止する構造にすることもできる。
（ト）発明の効果
この発明によれば、画素電極またはＴＰＴの電極にパタ
ーン欠陥が生じても、Ｎ極間隙に形成されたオーバーハ
ング構造により両電極のショートを防止することができ
る。したがって、両ｍＲ１間にリークが発生することが
なく、アクティブマトリクス基板の信頼性を向上させる
ことができる。
ーン欠陥が生じても、Ｎ極間隙に形成されたオーバーハ
ング構造により両電極のショートを防止することができ
る。したがって、両ｍＲ１間にリークが発生することが
なく、アクティブマトリクス基板の信頼性を向上させる
ことができる。
また、アクティブマトリクス基板の歩留りを向上させる
こともできる。
こともできる。
第１図はこの発明の一実施例を示す説明平面図、第２図
ａは第１図のＡ−Ａ断面図、第２図すは第１図のＢ−Ｂ
断面図、第２図Ｃは第１図のＣ−Ｃ断面図、第３図ａ−
ｅ及び第４図ａ〜ｅはこの発明のアクティブマトリクス
基板を製造するプロセスを示した図で、第３図は第１図
のＡ−Ａ断面相当図、第４図は第１図のＢ−８断面相当
図である。 第５図は従来例の第１図相当図、第６図ａは第５図の△
−八へ面図、第６図すは第５図のＢ−８断面、第６図Ｃ
は第５図のＣ−Ｃ断面図である。 １・・・・・・ゲート電極、 ２・・・・・・ゲート絶
縁膜、３・・・・・・半導体膜（ａ−３ｉ半導体膜）、
５・・・・・・半導体膜（ｎ’ −ａ−８ｉ膜）、６・
・・・・・ソース電極、 ７・・・・・・ドレイン
電極、８・・・・・・画素電極、 １０・・・・・・オーバーハング構造を有する層。 第１ 図 第５図 第６図 （ａ
ａは第１図のＡ−Ａ断面図、第２図すは第１図のＢ−Ｂ
断面図、第２図Ｃは第１図のＣ−Ｃ断面図、第３図ａ−
ｅ及び第４図ａ〜ｅはこの発明のアクティブマトリクス
基板を製造するプロセスを示した図で、第３図は第１図
のＡ−Ａ断面相当図、第４図は第１図のＢ−８断面相当
図である。 第５図は従来例の第１図相当図、第６図ａは第５図の△
−八へ面図、第６図すは第５図のＢ−８断面、第６図Ｃ
は第５図のＣ−Ｃ断面図である。 １・・・・・・ゲート電極、 ２・・・・・・ゲート絶
縁膜、３・・・・・・半導体膜（ａ−３ｉ半導体膜）、
５・・・・・・半導体膜（ｎ’ −ａ−８ｉ膜）、６・
・・・・・ソース電極、 ７・・・・・・ドレイン
電極、８・・・・・・画素電極、 １０・・・・・・オーバーハング構造を有する層。 第１ 図 第５図 第６図 （ａ
Claims (1)
- １、少なくともゲート電極、ゲート絶縁膜、半導体膜、
ソース電極及びドレイン電極を有する薄膜トランジスタ
をマトリクス状に形成し、この薄膜トランジスタのドレ
イン電極に画素電極を形成してなるアクティブマトリク
ス基板において、薄膜トランジスタのソース電極または
ゲート電極と、前記画素電極との間隙部にオーバーハン
グ構造を有する層を形成したことを特徴とするアクティ
ブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160297A JPS6315282A (ja) | 1986-07-08 | 1986-07-08 | アクテイブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160297A JPS6315282A (ja) | 1986-07-08 | 1986-07-08 | アクテイブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315282A true JPS6315282A (ja) | 1988-01-22 |
Family
ID=15711921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160297A Pending JPS6315282A (ja) | 1986-07-08 | 1986-07-08 | アクテイブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315282A (ja) |
-
1986
- 1986-07-08 JP JP61160297A patent/JPS6315282A/ja active Pending
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