JPS6315440A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6315440A JPS6315440A JP16026686A JP16026686A JPS6315440A JP S6315440 A JPS6315440 A JP S6315440A JP 16026686 A JP16026686 A JP 16026686A JP 16026686 A JP16026686 A JP 16026686A JP S6315440 A JPS6315440 A JP S6315440A
- Authority
- JP
- Japan
- Prior art keywords
- region
- misfet
- wiring
- gate electrode
- logic gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はＭＩＳＦＥＴが形成される論理ゲート領域とこ
れに隣接する配線領域とを有する半導体集積回路におい
て１前記ＭＩＳＦＥＴのゲート電極に接続するためのコ
ンタクトホール形成部を該ＭＩＳＦＥＴのチャネル領域
上のゲート電極部に形成し、かつ隣接するＩｔｊ記配線
領域の配線を前記論理ゲート領域内の一部にも形成して
いることを特徴とする。すなわち論理ゲート領域と配線
領域とを部分的に玉ねて形成することができるので、従
来に比べて同一のチップ面請下でチャネル幅の広いＭＩ
ＳＦＥＴを形成することができる。このため回路動作の
高速化を図ることが回走となる。
れに隣接する配線領域とを有する半導体集積回路におい
て１前記ＭＩＳＦＥＴのゲート電極に接続するためのコ
ンタクトホール形成部を該ＭＩＳＦＥＴのチャネル領域
上のゲート電極部に形成し、かつ隣接するＩｔｊ記配線
領域の配線を前記論理ゲート領域内の一部にも形成して
いることを特徴とする。すなわち論理ゲート領域と配線
領域とを部分的に玉ねて形成することができるので、従
来に比べて同一のチップ面請下でチャネル幅の広いＭＩ
ＳＦＥＴを形成することができる。このため回路動作の
高速化を図ることが回走となる。
本発明は、半導体集積回路に関するものであり、更に詳
しく言えばゲートアレイにおける回路パターンの配置に
関するものである。
しく言えばゲートアレイにおける回路パターンの配置に
関するものである。
第２図（ａ）は従来例に係るゲートアレイのに面図であ
り、論理ゲート領域Ｊと配！ａ領域にとが隣接して交γ
に配置されている０図においてｌはＭＩＳＦＥＴの多結
前Ｓ１ゲート電極、２はソース・ドレインン拡散領域、
３はコンタクトホール形成部である。
り、論理ゲート領域Ｊと配！ａ領域にとが隣接して交γ
に配置されている０図においてｌはＭＩＳＦＥＴの多結
前Ｓ１ゲート電極、２はソース・ドレインン拡散領域、
３はコンタクトホール形成部である。
第２図（ｂ）は第２図（ａ）におけるＡ−Ｂ（７）矢視
断面図であり、４は５１基板、５はフィールド５ｉ０２
ｉ！２ 、６は層間絶縁用のＰＳＧ膜、７はＡｎ配線、
８はＭＩＳＦＥＴのチャネル領域である。
断面図であり、４は５１基板、５はフィールド５ｉ０２
ｉ！２ 、６は層間絶縁用のＰＳＧ膜、７はＡｎ配線、
８はＭＩＳＦＥＴのチャネル領域である。
このように、従来例では、論理ゲート領域ＪにはＭＩＳ
ＦＥＴなどの素子が形成され、一方配線領域Ｋには配線
のみが形成される構成となっている。
ＦＥＴなどの素子が形成され、一方配線領域Ｋには配線
のみが形成される構成となっている。
〔発１５１が解決しようとする問題点〕ところで、昨今
の高速・高集積化の要請はゲートアレイに対しても強く
なっており、末完ＩＩＩはかかる要請に応えるべく創作
されたもので、高速・高集積化を口ｆ能とするパターン
配置構成の半導体集積回路の提供を目的とする。
の高速・高集積化の要請はゲートアレイに対しても強く
なっており、末完ＩＩＩはかかる要請に応えるべく創作
されたもので、高速・高集積化を口ｆ能とするパターン
配置構成の半導体集積回路の提供を目的とする。
本発明はＭＩＳＦＥＴが形成される論理ゲート領域とこ
れに隣接する配ｍ領域とを有する半導体集結回路におい
て、前記ＭＩＳＦＥＴのゲート電極に接続するためのコ
ンタクトホール形成部を該ＭＩＳＦＥＴのチャネル領域
上のゲート電極部に形成し、かつ隣接する前記配線領域
の配線を前記論理ゲート領域内の一部にも形成すること
を特徴とする。
れに隣接する配ｍ領域とを有する半導体集結回路におい
て、前記ＭＩＳＦＥＴのゲート電極に接続するためのコ
ンタクトホール形成部を該ＭＩＳＦＥＴのチャネル領域
上のゲート電極部に形成し、かつ隣接する前記配線領域
の配線を前記論理ゲート領域内の一部にも形成すること
を特徴とする。
本発明によれば、本来、配線領域のみ形成ξれる配線を
論理ゲート領域にも形成することが可能であるから、同
一のチップ面積でもＭＩＳＦＥＴのチャネル幅を長く伸
ばして形成することができる。このため回路動作の高速
化が可能となる。
論理ゲート領域にも形成することが可能であるから、同
一のチップ面積でもＭＩＳＦＥＴのチャネル幅を長く伸
ばして形成することができる。このため回路動作の高速
化が可能となる。
また論理ゲート領域と配線領域とを部分的に屯ねて配置
する構成であるから、高集積化が可能となる。
する構成であるから、高集積化が可能となる。
次に図を参照しながら本発明の実施例について説明する
。第１図（ａ）は本発明の実施例に係るゲートアレイの
上面図であり、９はＭＩＳＦＥＴの多結晶Ｓ１ゲート電
極、１０はソース・ドレイン拡散領域、１１はコンタク
トホール形成部である。また第１図（ｂ）は第１図（ａ
）におけるＣ−Ｄの矢視断面図であり、１２はＳｉ基板
。
。第１図（ａ）は本発明の実施例に係るゲートアレイの
上面図であり、９はＭＩＳＦＥＴの多結晶Ｓ１ゲート電
極、１０はソース・ドレイン拡散領域、１１はコンタク
トホール形成部である。また第１図（ｂ）は第１図（ａ
）におけるＣ−Ｄの矢視断面図であり、１２はＳｉ基板
。
１３はフィールド５１２１１２．１４は層間絶縁膜用の
ＰＳＧ膜、１５はＡ交配線、１６はＭＩＳＦＥＴのチャ
ネル領域である。
ＰＳＧ膜、１５はＡ交配線、１６はＭＩＳＦＥＴのチャ
ネル領域である。
このように実施例ではコンタクトホール形成部１１がＭ
Ｉ Ｓ ＦＥＴのチャネル領域１６の上のゲート電極部
に形成されており、またＡｎ配線１５は配線領域にのフ
ィールド５１０２膜１３上だけでなくＭＩＳＦＥＴのチ
ャネル領域１６上のＰＳＧｌａ１４の上にも形成されて
いる。すなわちＡ交配線１５は論理ゲート領域Ｋにも形
成することができるので、Ｊ′：子の高集積化が可能と
なる。
Ｉ Ｓ ＦＥＴのチャネル領域１６の上のゲート電極部
に形成されており、またＡｎ配線１５は配線領域にのフ
ィールド５１０２膜１３上だけでなくＭＩＳＦＥＴのチ
ャネル領域１６上のＰＳＧｌａ１４の上にも形成されて
いる。すなわちＡ交配線１５は論理ゲート領域Ｋにも形
成することができるので、Ｊ′：子の高集積化が可能と
なる。
同じことであるが、ＭＩＳＦＥＴのチャネル領域１６を
配線領域Ｋにまで広げて形成することができるので、実
質的にチャネル幅の広いＭＩＳＦＥＴを容易に形成でき
素子の高速化が’Ｔ ｉ＃となる。
配線領域Ｋにまで広げて形成することができるので、実
質的にチャネル幅の広いＭＩＳＦＥＴを容易に形成でき
素子の高速化が’Ｔ ｉ＃となる。
以上説明したように、木５１明によれば論理ゲート領域
と配線領域とを部分的に重ねて形成することができるの
で、従来に比べ素子の高集積化および高速化が可能とな
る。
と配線領域とを部分的に重ねて形成することができるの
で、従来に比べ素子の高集積化および高速化が可能とな
る。
第１図は本発明の実施例に係るゲートアレイの説明図、
第２図は従来例に係るゲートアレイの説明図である。
（符号の説明）
１．９・・・多結晶ＳＩゲート電極１、。
２．１０・・・ソース・ドレイン拡散領域、３．１１・
・・コンタクトホール形成部、４．１２・・・５１基板
、 ５．１３・・・フィールド５ｉＣｈｌ模。 ６．１４・・・Ｐ Ｓ ＧＩＩ２゜ ７．１５・・・Ａ交配線、 ８．１６・・・チャネル領域。
・・コンタクトホール形成部、４．１２・・・５１基板
、 ５．１３・・・フィールド５ｉＣｈｌ模。 ６．１４・・・Ｐ Ｓ ＧＩＩ２゜ ７．１５・・・Ａ交配線、 ８．１６・・・チャネル領域。
Claims (1)
- 【特許請求の範囲】 ＭＩＳＦＥＴが形成される論理ゲート領域とこれに隣接
する配線領域とを有する半導体集積回路において、 前記ＭＩＳＦＥＴのゲート電極に接続するためのコンタ
クトホール形成部を該ＭＩＳＦＥＴのチャネル領域上の
ゲート電極部に形成し、かつ隣接する前記配線領域の配
線を前記論理ゲート領域内の一部にも形成していること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16026686A JPS6315440A (ja) | 1986-07-08 | 1986-07-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16026686A JPS6315440A (ja) | 1986-07-08 | 1986-07-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315440A true JPS6315440A (ja) | 1988-01-22 |
Family
ID=15711283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16026686A Pending JPS6315440A (ja) | 1986-07-08 | 1986-07-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021081A (ja) * | 1988-03-19 | 1990-01-05 | Fuji Photo Film Co Ltd | 放射線照射野輪郭候補点正誤判定方法 |
-
1986
- 1986-07-08 JP JP16026686A patent/JPS6315440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021081A (ja) * | 1988-03-19 | 1990-01-05 | Fuji Photo Film Co Ltd | 放射線照射野輪郭候補点正誤判定方法 |
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