JPH1098108A5 - - Google Patents

Description

【０００９】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明は、複数のトランジスタを有するとともに半導体チップの周縁に沿うように配置された入出力セル領域を備えた半導体装置において、前記各入出力セル領域において、前記複数のトランジスタが前記半導体チップの周方向と直交する方向に並ぶように配置した。

【００１０】
請求項２の発明は、複数のトランジスタを有するとともに半導体チップの周縁に沿うように配置された入出力セル領域を備えた半導体装置において、前記複数のトランジスタの各トランジスタは３つの電極を備え、前記３つの電極は、前記各入出力セル領域において、半導体チップの周方向と直交する方向に並ぶように配置した。
請求項３の発明は、前記複数のトランジスタは、ＭＯＳトランジスタであり、前記３つの電極は、ソース、ドレイン及びゲートであることを特徴とする。

【００１１】
請求項４の発明は、前記複数のトランジスタは、バイポーラトランジスタであり、前記３つの電極は、ベース、エミッタ及びコレクタであることを特徴とする。
請求項５の発明は、トランジスタに電源を供給するための電源配線が、半導体チップの周方向に沿うように配置されるとともに、第１層の配線層に設けられていることを特徴とする。
請求項６の発明は、パッドと前記入出力セル領域に設けられた入出力回路内の配線とを接続する金属配線が第２層以上の配線層に設けられていることを特徴とする。
請求項７の発明は、ソース領域とドレイン領域とが形成された基板と、基板上に配設されるとともに、ゲートが形成された第１の絶縁層と、前記第１の絶縁層上に配設された第２の絶縁層と、を備え、前記第１の絶縁層には電源配線が設けられ、前記第２の絶縁層には前記ソース領域と前記ドレイン領域とで構成される内部領域とパッドとを接続する金属配線が設けられることを特徴とする。
請求項８の発明は、コレクタ領域とベース領域とが形成された基板と、基板上に配設されるとともに、コレクタ配線とベース配線が形成された第１の絶縁層と、前記第１の絶縁層上に配設された第２の絶縁層と、を備え、前記第１の絶縁層には電源配線が設けられ、前記第２の絶縁層には前記コレクタ領域とパッドとを接続する金属配線が設けられることを特徴とする。
請求項９の発明は、エミッタ領域とベース領域とが形成された基板と、基板上に配設されるとともに、コレクタ配線とベース配線が形成された第１の絶縁層と、前記第１の絶縁層上に配設された第２の絶縁層と、を備え、前記第１の絶縁層には電源配線が設けられ、前記第２の絶縁層には前記エミッタ領域とパッドとを接続する金属配線が設けられることを特徴とする。

【００１２】
（作用）
請求項１〜９の発明によれば、トランジスタに電源を供給するための電源配線を第１層の金属配線層に設け、パッドと入出力回路内の配線とを接続するための金属配線を第２層以上の金属配線層に設けることにより、金属配線層第１層の配線領域の幅を縮小でき、入出力セル領域の配置ピッチを縮小して多ピン化を図ることが可能になる。

Claims (9)

1. 複数のトランジスタを有するとともに半導体チップの周縁に沿うように配置された入出力セル領域を備えた半導体装置において、
   前記各入出力セル領域において、前記複数のトランジスタが前記半導体チップの周方向と直交する方向に並ぶように配置されていること
   を特徴とする半導体装置。
2. 複数のトランジスタを有するとともに半導体チップの周縁に沿うように配置された入出力セル領域を備えた半導体装置において、
   前記複数のトランジスタの各トランジスタは３つの電極を備え、
   前記３つの電極は、前記各入出力セル領域において、半導体チップの周方向と直交する方向に並ぶように配置されていること
   を特徴とする半導体装置。
3. 前記複数のトランジスタは、ＭＯＳトランジスタであり、
   前記３つの電極は、ソース、ドレイン及びゲートであること
   を特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記複数のトランジスタは、バイポーラトランジスタであり、
   前記３つの電極は、ベース、エミッタ及びコレクタであること
   を特徴とする請求項１又は請求項２に記載の半導体装置。
5. トランジスタに電源を供給するための電源配線が、
   半導体チップの周方向に沿うように配置されるとともに、第１層の配線層に設けられていること
   を特徴とする請求項１、請求項２、請求項３又は請求項４に記載の半導体装置。
6. パッドと前記入出力セル領域に設けられた入出力回路内の配線とを接続する金属配線が第２層以上の配線層に設けられていること
   を特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５に記載の半導体装置。
7. ソース領域とドレイン領域とが形成された基板と、
   基板上に配設されるとともに、ゲートが形成された第１の絶縁層と、
   前記第１の絶縁層上に配設された第２の絶縁層と、
   を備え、
   前記第１の絶縁層には電源配線が設けられ、
   前記第２の絶縁層には前記ソース領域と前記ドレイン領域とで構成される内部領域とパッドとを接続する金属配線が設けられること
   を特徴とする半導体装置。
8. コレクタ領域とベース領域とが形成された基板と、
   基板上に配設されるとともに、コレクタ配線とベース配線が形成された第１の絶縁層と、
   前記第１の絶縁層上に配設された第２の絶縁層と、
   を備え、
   前記第１の絶縁層には電源配線が設けられ、
   前記第２の絶縁層には前記コレクタ領域とパッドとを接続する金属配線が設けられること
   を特徴とする半導体装置。
9. エミッタ領域とベース領域とが形成された基板と、
   基板上に配設されるとともに、コレクタ配線とベース配線が形成された第１の絶縁層と、
   前記第１の絶縁層上に配設された第２の絶縁層と、
   を備え、
   前記第１の絶縁層には電源配線が設けられ、
   前記第２の絶縁層には前記エミッタ領域とパッドとを接続する金属配線が設けられること
   を特徴とする半導体装置。