JPS63155372A - フイルタリング処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 この発明は、水平方向の１ライン分の画素データを順次
シリアルの態様で格納する複数本のラインバッファメモ
リと、これら複数本のラインバッファメモリから夫々出
力された画素データを順次遅延した態様で一時記憶して
マトリックス状に隣接した画素データを生成するラッチ
回路と、このラッチ回路から出力された画素データのマ
トリックスに対して２次元フィルタ処理を施す演算回路
とを設け、この演算回路によって施された２次元フィル
タ処理の結果を出力すると共に、この結果を上記ライン
バッファメモリおよび上記ラッチ回路に対してフィード
バックして次の画素データを処理することにより、２次
元フィルタ処理の効率を高めるようにしたものである。

〔産業上の利用分野〕

本発明は、画素データに対して２次元フィルタ処理を施
した結果をフィードバックして次の画素の処理を行うよ
う構成したフィルタリング処理回路に関するものである
。

〔従来の技術〕

従来、順次入力される画素データ（画信号）に対して２
次元フィルタ処理を施して画像の特徴抽出、ノイズの除
去、画質改善などを行うフィルタリング処理回路を具備
した画像処理装置がある。

このフィルタリング処理回路は、例えば画像中に散在す
る複数の領域を識別するラベリングの前処理において、
ラベリングにおける暫定的に付けられるラベルの数を低
減するために、領域の形状の凹凸が少なくなるように膨
張させるために必須のものである。第７図は従来のフィ
ルタリング処理回路の構成図を示し、第８図はこれを利
用した場合の動作説明図を示す、以下簡単に説明する。

第７図において、図中ラインバッファメモリ１１−１な
いし１１−３は画素データを１ライン分づつシリアルの
１様で格納するものである。これらラインバッファメモ
リ１１−１ないし１１−３から出力された画素データは
、ラッチ回路１２−１ないし１２−９によって夫々ラッ
チされ、隣接したいわばマトリックス状の画素データが
演算回路１３に供給される。このマトリックス状の画素
データの供給を受け゛た演算回路１３は、領域の形状の
凹凸が少なくなるように、例えば第８図（イ）図示のよ
うな画素データが供給された場合に、第１回目のフィル
タリング処理によって第８図（ロ）図中斜線を用いて示
す矩形領域ｆｐｌの１画素を膨張させる。第２回目のフ
ィルタリング処理によって第８図（ハ）図中斜線を用い
て示す矩形領域ｆｑ）の１画素を膨張させる。この２回
のフィルタリング処理の後に、ラベリング処理を行うと
、第８図（ニ）に示すように１つの凹凸を持つ領域に対
してラベルａおよびラベルｂの２つが付されてしまう、
この領域に１つのラベルを付与させるためには、２段の
フィルタリング処理では充分でないため、更に多くのフ
ィルタリング処理回路を接続していた。

〔発明が解決しようとする問題点〕

従来の第７図に示すようなフィルタリング処理回路は、
フィルタリング処理を行って決定した画素データの値を
順次出力していたため、１回のフィルタリング処理によ
っては第８図（ロ）の矩形領域（Ｐｉあるいは第８図（
ハ）の矩形領域ｆＱｌに示す１画素分しか各領域に隣接
して膨張させることができない。このため、フィルタリ
ング処理の効果を充分に上げるには、このフィルタリン
グ処理回路を数十段パイプライン結合してフィルタリン
グ処理を繰り返し行わなければならず、効率良好かつ高
速に処理を行い難いという問題点があった。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、水平方向の１
ライン分の画素データを順次シリアルの態様で格納する
複数本のラインバッファメモリ１と、これら複数本のラ
インバッファメモリ１から夫々出力された画素データを
順次遅延した態様で一時記憶してマトリックス状に隣接
した画素データを生成するラッチ回路２と、このラッチ
回路２から出力された画素データのマトリックスに対し
て２次元フィルタ処理を施す演算回路３とを設け、この
演算回路３によって施された２次元フィルタ処理の結果
を出力すると共に、この結果を上記ラインバッファメモ
リ１および上記ラッチ回路２に対してフィードバンクす
るようにしている。

第１図は本発明の原理構成図を示す。図中ラインバッフ
ァメモリ１−１ないし１−３は、画素データを１ライン
分づつシリアルの態様で格納するものである。

ラッチ回路２−１ないし２−３は、ラインバッファメモ
リ１−１ないし１−３から出力された画素データを一時
記憶し、マトリックス状に配置された画素データを演算
回路３に供給するものであ演算回路３は、ラッチ回路２
−１ないし２−３から供給されたマトリックス状に配置
された画素データに基づいて、所定のフィルタリング処
理を行うものである。この処理結果は、次段の処理モジ
ュールに出力されると共に、次の画素データの処理に利
用するためにラッチ回路２−２およびラインバッファメ
モリ１−３などにフィードバックするＢＰＪで書き換え
が行われる。

〔作用〕

次に、動作を説明する。

第１図において、画素データがラインバッファ１−１な
いし１−３に入力され、これらラインバッファメモリ１
−１ないし１−３から出力された画素データがラッチ回
路２−１ないし２−３によって一時的に保持されてマト
リックス例えば３×３のマトリックス状の画素データに
変換され、演算回路３に供給される。このマトリックス
状の画素データの供給を受けた演算回、路３は、フィル
タリング処理例えば第４図図示のようなパターンの場合
に中央の画素データの値を“０”から“ｌ”にしていわ
ゆる形状の凹凸の部分を膨張させる処理を行う、このフ
ィルタリング処理の結果は、次段に出力されると共に、
次のフィルタリング処理に利用するために、ラッチ回路
２−２およびラインバッファ１−３などにフィードバッ
クするＢ様で書き換えを行う。

以上のように、フィルタリング処理の結果をフィードバ
ックする態様で書き換え、この書き換えた結果を用いて
順次フィルタリング処理を行う構成を採用することによ
り、隣接する画素データなどに対して充分な膨張を少な
いフィルタリング処理回数で行うことが可能となる。

〔実施例〕

次に、画素データ中から３×３のマトリックス状の画素
データを抽出してフィルタリング処理を行う場合の１実
施例の構成および動作を詳細に説明する。

第２図において、ラインバッファメモリ１−１ないし１
−３は既述したように１ライン分の画素データを記憶す
るもの、ラッチ回路２−１１ないし２−１９は画素デー
タを１時記憶して３×３のマトリックス状の画素データ
を生成するもの、演算回路３はフィルタリング処理を行
うものである。

第３図は、画像に対してラベリング処理を行う全体構成
図を示す９図中フィルタリング処理回路４は本発明に係
わるものであって、画像の局所領域が例えば第４図（イ
）ないし第４図（ニ）のいずれか１つに該当する場合、
中央の画素データ“Ｏ”を６１”に書き換えて次段の処
理モジュールに出力すると共に、この演算結果を第２図
図中（ａｌの信号線を用いてラッチ回路２−１６に書き
込み、かつラインバッファメモリ１−３の先頭部分から
書き込みを行う、これにより、画像中のある画素データ
に対してフィルタリング演算を行った結果がフィードバ
ックされ、それに隣接する画素データに対する演算を行
う際に利用することができる。例えば第６図（イ）に示
すように画像中に“１”の領域が“ａ”および“ｂ”の
如くあった場合、第１回目の処理によって第６図（ロ）
の斜線を用いて示す矩形領域が順次“ｌ゛に書き換えら
れ、第２回目の処理によって第６図（ハ）の斜線を用い
て示す矩形領域が順次“ｌ”に書き換えられる。そして
、この書き換えられた第６図（−ハ）の結果が、暫定ラ
ベル付部５に出力される。

このように、フィルタリング処理の結果をフィードバッ
クして順次処理を行う構成を採用することにより、画像
中に存在する任意の２つの異なる領域が結合しない範囲
で隣接する領域を同しフィルタリング処理中において連
続的に膨張させ、領域の凹凸を可及的に少なくすること
が可能となる。

尚、第７図従来回路による第１回目の処理を行ったもの
を第８図（ロ）に示し、第２回目の処理を行ったものを
第８図（ハ）に示す。第６図（ハ）図示本発明に係わる
結果、および第８図（ハ）図示従来回路に係わる結果を
比較して判明するように、本発明によれば、少ないフィ
ルタリング処理回数によって形状の凹凸部に対して充分
な膨張を行い、良好な結果を得ることが可能となる。

以下本発明によってフィルタリング処理された結果を用
いてラベリング処理を行う場合の動作を簡単に説明する
。

第３図図中暫定ラベル付部５は、フィルタリング処理回
路４によって処理された結果の第６図（ハ）に示す人力
画像に対して、暫定ラベルを付与するものである。これ
は、例えば第５図（イ）に示すような形状のウィンドを
設け、このウィンドを用いて入力画像中を順次走査し、
当該ウィンド中の図示ａ、ｂ、ｃ、ｄ、およびＸに対し
て第５図（ロ）に示すラベル付論理に該当する値を“Ｘ
”の位置に付与する手順を実行すると同時に、第５図（
ハ）に示すような論理に基づいて暫定レベルの接続関係
を抽出する。これら暫定ラベルおよび接続関係に関する
情報をクラスタリング部６に通知する。

クラスタリング部６は、暫定ラベル付与部５で抽出され
た接続関係に基づいてラベルの追跡を行い、直接あるい
は間接を問わず互いに接続している全ての暫定ラベルを
グループ化する０例えば第５図（ハ）に示す論理によっ
て抽出された接続関係を用いて、第６図（ハ）に示すフ
ィルタリング処理された結果に対して暫定ラベルａを、
第６図（ニ）に示すように付与する。

ラベル更新部７は、ラベルの追跡結果に基づいて暫定ラ
ベルを更新し、画像中の各領域に一意に対応したラベル
を付ける。

原画像抽出部８は、更新されたラベル画像と、原画像と
の論理積を演算することによって、各領域の形状を元に
戻し、最終的なラベル画像を生成するものである。

〔発明の効果〕

以上説明したように、本発明によれば、フィルタリング
処理した結果をフィードバックした後、隣接する画像デ
ータの処理を順次行う構成を採用しているため、画像中
のある画素に対するフィルタリング処理の結果がその隣
の画素に対する演算を行う際に利用することができ、フ
ィルタリングのための段数を少なくして効率良好かつ高
速にフィルタリング処理を実行することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の１実施
例構成図、第３図はラベリング処理の全体構成図、第４
図は本発明に係わる演算回路の動作説明図、第５図は暫
定ラベル付部の動作説明図、第６図は本発明の動作説明
図、第７図は従来回路の構成図、第８図は従来回路の動
作説明図を示す。 図中、１．１−１ないし１−３はラインバッファメモリ
、２．２−１ないし２−３はラッチ回路、３は演算回路
を表す。

Claims (1)

1. 【特許請求の範囲】 画像を走査して生成した画素データをフィルタリングす
   るフィルタリング処理回路において、水平方向の１ライ
   ン分の画素データを順次シリアルの態様で格納する複数
   本のラインバッファメモリ（１）と、 これら複数本のラインバッファメモリ（１）から夫々出
   力された画素データを順次遅延した態様で一時記憶して
   マトリックス状に隣接した画素データを生成するラッチ
   回路（２）と、 このラッチ回路（２）から出力された画素データのマト
   リックスに対して２次元フィルタ処理を施す演算回路（
   ３）とを備え、 この演算回路（３）によって施された２次元フィルタ処
   理の結果を出力すると共に、この結果を上記ラインバッ
   ファメモリ（１）および上記ラッチ回路（２）に対して
   フィードバックする態様で書き換えて処理を行うよう構
   成したことを特徴とするフィルタリング処理回路。