JPS63155771A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63155771A JPS63155771A JP30165486A JP30165486A JPS63155771A JP S63155771 A JPS63155771 A JP S63155771A JP 30165486 A JP30165486 A JP 30165486A JP 30165486 A JP30165486 A JP 30165486A JP S63155771 A JPS63155771 A JP S63155771A
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- Japan
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- film
- insulating film
- recessed region
- drain
- gate electrode
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
リセス領域の側壁に再成長させた側壁膜を利用してゲー
ト電極を形成する工程を含む半導体装置の製造方法であ
って、該側壁膜を形成する前処理として、膜の再成長レ
ートを低減させる金属をドレイン側からソース側に向か
って斜め方向にデポジションすることにより、出力抵抗
を増大させ、ＦＥＴとしての利得の増大を可能とする。
ト電極を形成する工程を含む半導体装置の製造方法であ
って、該側壁膜を形成する前処理として、膜の再成長レ
ートを低減させる金属をドレイン側からソース側に向か
って斜め方向にデポジションすることにより、出力抵抗
を増大させ、ＦＥＴとしての利得の増大を可能とする。
本発明は、半導体装置の製造方法に関し、特にＦＥＴ
（電界効果トランジスタ）のゲート電極の形成方法に関
する。
（電界効果トランジスタ）のゲート電極の形成方法に関
する。
ＦＥＴはその特性上、高入力インピーダンスを必要とす
る増幅器をはじめ、高周波に至るまで広い範囲に使用さ
れているが、その増幅度を制御するためのゲート電極は
、高周波信号を増幅できるよう微細化される傾向にある
。このため、微細なデー１−電極を、高出力抵抗を維持
したままで形成する方法が必要とされる。
る増幅器をはじめ、高周波に至るまで広い範囲に使用さ
れているが、その増幅度を制御するためのゲート電極は
、高周波信号を増幅できるよう微細化される傾向にある
。このため、微細なデー１−電極を、高出力抵抗を維持
したままで形成する方法が必要とされる。
従来、ザブミクロン準位の微細なゲート電極を形成する
一つの方法として、ゲート電極形成用のリセス領域の側
壁に形成した再成長膜を利用する方法がある。
一つの方法として、ゲート電極形成用のリセス領域の側
壁に形成した再成長膜を利用する方法がある。
第２図（ａ）〜（ｆ）にはこの側壁上の再成長膜（量子
、側壁膜と称する）を利用して微細ゲート電極を形成す
る従来形の工程が示される。まず半導体基板表面の半絶
縁性バッファ層２１および活性層２２の上に絶縁膜２３
を成長させ（工程（ａ））、ゲーＩ・電極用のパターニ
ングを行い、レジストを用いて絶縁膜２３の一部を１“
ライ・エツチングし、１ノセス領域２４を形成する（工
程（ｂ））。さらに絶縁膜２５を再度成長させる（工程
（Ｃ））。その後、全体的に異方性のドライ・エツチン
グを行なって再成長絶縁膜２５を削り取り、側壁膜Ｆ１
およびＦ２のみを残り、 （工程（ｄ））、この側壁膜
Ｆ１およびＦ２を利用して微細なゲート電極２６を形成
しく工程（ｅ））、最後に不要な絶縁膜２３および側壁
膜ＦＩおよびＦ２を削り取るようにしている。
、側壁膜と称する）を利用して微細ゲート電極を形成す
る従来形の工程が示される。まず半導体基板表面の半絶
縁性バッファ層２１および活性層２２の上に絶縁膜２３
を成長させ（工程（ａ））、ゲーＩ・電極用のパターニ
ングを行い、レジストを用いて絶縁膜２３の一部を１“
ライ・エツチングし、１ノセス領域２４を形成する（工
程（ｂ））。さらに絶縁膜２５を再度成長させる（工程
（Ｃ））。その後、全体的に異方性のドライ・エツチン
グを行なって再成長絶縁膜２５を削り取り、側壁膜Ｆ１
およびＦ２のみを残り、 （工程（ｄ））、この側壁膜
Ｆ１およびＦ２を利用して微細なゲート電極２６を形成
しく工程（ｅ））、最後に不要な絶縁膜２３および側壁
膜ＦＩおよびＦ２を削り取るようにしている。
なお、工程（ｂ）において示される一点鎖線０は、ゲー
ト電極形成用として絶縁膜２３に形成したリセス領域２
４の中心線を示し、ソース電極およびドレイン電極（図
示せず）の双方に対し中間の位置に対応している。
ト電極形成用として絶縁膜２３に形成したリセス領域２
４の中心線を示し、ソース電極およびドレイン電極（図
示せず）の双方に対し中間の位置に対応している。
」二連した従来形の工程によれば、側壁膜Ｆ、およびＦ
２はそれぞれ同じ厚さβで形成されているため、ゲート
電極２６の中心線ＧＣ１すなわちゲート電極に印加され
る制御電圧によって制御される活性層２２内のチャネル
領域の中心線は、工程（ｆ）で示されるように前述のソ
ース電極およびドレイン電極間の中心線０と一致する。
２はそれぞれ同じ厚さβで形成されているため、ゲート
電極２６の中心線ＧＣ１すなわちゲート電極に印加され
る制御電圧によって制御される活性層２２内のチャネル
領域の中心線は、工程（ｆ）で示されるように前述のソ
ース電極およびドレイン電極間の中心線０と一致する。
言い換えると、ゲート電極は、ソース電極とドレイン電
極が該ゲート電極に対して対称な位置関係となるように
配設されている。
極が該ゲート電極に対して対称な位置関係となるように
配設されている。
従って、Ｆ Ｆ、 Ｔとして実際に使用した時、ソース
側抵抗およびドレイン側抵抗は共に同し値となり、一方
を基準にして見た場合には、ソース側抵抗（入力抵抗）
は比較的大きくなるという問題があり、逆にドレイン側
抵抗（出力抵抗）は比較的小さくなるという問題があっ
た。このことは、ＦＥＴとしての利得の低Ｆにも影響し
、しかもゲ−ｌ−電極の微細化に伴いより一層顕著に表
われる。
側抵抗およびドレイン側抵抗は共に同し値となり、一方
を基準にして見た場合には、ソース側抵抗（入力抵抗）
は比較的大きくなるという問題があり、逆にドレイン側
抵抗（出力抵抗）は比較的小さくなるという問題があっ
た。このことは、ＦＥＴとしての利得の低Ｆにも影響し
、しかもゲ−ｌ−電極の微細化に伴いより一層顕著に表
われる。
本発明は、−ヒ述した従来技術における問題点に鑑みな
されたもので、ＦＥＴのゲート電極を微細化した場合で
も出力抵抗を相対的に増大させ、利得の増大を図ること
ができる半導体装置の製造方法を提供することを目的と
している。
されたもので、ＦＥＴのゲート電極を微細化した場合で
も出力抵抗を相対的に増大させ、利得の増大を図ること
ができる半導体装置の製造方法を提供することを目的と
している。
〔問題点を解決するだめの手段、および作用〕本発明に
よる半導体装置の製造方法は、半導体層の−１−に成長
させた第１の絶縁膜の一部を除去してリセス領域を形成
する第１の工程と、該リセス領域に第２の絶縁膜を再成
長させ、これによって形成された第１の絶縁膜上の側壁
膜を利用し２てケート電極を形成する第２の工程とを具
備することな前提とし、前記第１の工程と第２の工程の
間に、第２の絶縁膜の成長レートを低減させる金属をド
レイン形成領域の上部からソース形成領域に向かって斜
め方向にデポジションし、前記リセス領域内のソース形
成領域側の側壁−にに金属膜を形成する第３の工程を具
備することを特徴とするものである。
よる半導体装置の製造方法は、半導体層の−１−に成長
させた第１の絶縁膜の一部を除去してリセス領域を形成
する第１の工程と、該リセス領域に第２の絶縁膜を再成
長させ、これによって形成された第１の絶縁膜上の側壁
膜を利用し２てケート電極を形成する第２の工程とを具
備することな前提とし、前記第１の工程と第２の工程の
間に、第２の絶縁膜の成長レートを低減させる金属をド
レイン形成領域の上部からソース形成領域に向かって斜
め方向にデポジションし、前記リセス領域内のソース形
成領域側の側壁−にに金属膜を形成する第３の工程を具
備することを特徴とするものである。
第１図（ａ）〜（ｉ）には本発明の一実施例としてのＦ
ＥＴにおけるデー１−電極形成を説明するための工程が
示される。
ＥＴにおけるデー１−電極形成を説明するための工程が
示される。
まず工程（ａ）では半導体基板表面の半絶縁性バッファ
層１および活性層２の上に絶縁Ｉｔ！ ３としてシリコ
ン酸化（ＳｉＯ□）膜またはシリコン窒化（Ｓｉ３Ｎ４
）膜を成長させる。工程（ｂ）ではゲート電極用のバタ
ーニングを行い、レジストを用いて絶縁膜３の一部をド
ライ・エツチングし、リセス領域４を形成する。このリ
セス領域の中心線は、一点鎖線Ｏで示され、ソース電極
およびドレイン電極（図示せず）の中間の位置に対応し
ている。さらに工程（ｃ）でばリセス領域４に対応する
活性層２の表面の一部をウェット・エツチングにより削
り取り、リセス領域５を形成する。このリセス領域５に
おいてはソース電極からドレイン電極への電流通路とし
てのチャネルの断面積が縮小されているので、電流を充
分にピンチオフすることができる。それ故、このリセス
領域５はケートの制御性を良好にするのに役立つ。
層１および活性層２の上に絶縁Ｉｔ！ ３としてシリコ
ン酸化（ＳｉＯ□）膜またはシリコン窒化（Ｓｉ３Ｎ４
）膜を成長させる。工程（ｂ）ではゲート電極用のバタ
ーニングを行い、レジストを用いて絶縁膜３の一部をド
ライ・エツチングし、リセス領域４を形成する。このリ
セス領域の中心線は、一点鎖線Ｏで示され、ソース電極
およびドレイン電極（図示せず）の中間の位置に対応し
ている。さらに工程（ｃ）でばリセス領域４に対応する
活性層２の表面の一部をウェット・エツチングにより削
り取り、リセス領域５を形成する。このリセス領域５に
おいてはソース電極からドレイン電極への電流通路とし
てのチャネルの断面積が縮小されているので、電流を充
分にピンチオフすることができる。それ故、このリセス
領域５はケートの制御性を良好にするのに役立つ。
次の工程（ｄ）では矢印で示される方向、すなわちドレ
イン側からソース側に向かって斜め方向に、金属（本実
施例ではチタン（Ｔｉ））を蒸着させ、厚さ１００人〜
３００人の金属膜６を形成する。これによって、金属膜
６は、同図に示されるように絶縁膜３の上面およびソー
ス側の側壁７．上に形成され、ドレイン側の側壁７．上
には形成されない。
イン側からソース側に向かって斜め方向に、金属（本実
施例ではチタン（Ｔｉ））を蒸着させ、厚さ１００人〜
３００人の金属膜６を形成する。これによって、金属膜
６は、同図に示されるように絶縁膜３の上面およびソー
ス側の側壁７．上に形成され、ドレイン側の側壁７．上
には形成されない。
次の工程（ｅ）では絶縁膜としてのＳｉＯ□膜８をＣＶ
Ｄ（化学気相成長）法を用い°ζ再成長させる。この場
合、ＳｉＯ□膜は一般に金属上では成長レートが小さい
ので、同図に示されるよ・うに金属膜６の表面上ではＳ
ｉＯ□膜８は薄＜ （１０００〜２０００人）、それ
以外では厚＜ （３０００人）成長する。工程（ｆ）
ではＣＦ４（四フッ化炭素）ガスを用いた異方性のドラ
イ・エツチングにより再成長絶縁膜８およびＴｉ金属膜
６を削り取り、微細ゲート電極用の寸法出しをする。こ
の場合、金属膜を含めたソース側の側壁膜９ｓの厚さは
ドレイン側の側壁膜９．の厚さより薄いので、以降の工
程においてゲート電極１０を形成した時に、該ゲート電
極の中心線ＧＣは前述したソース電極およびドレイン電
極の中間の位置０よりソース側に偏る。
Ｄ（化学気相成長）法を用い°ζ再成長させる。この場
合、ＳｉＯ□膜は一般に金属上では成長レートが小さい
ので、同図に示されるよ・うに金属膜６の表面上ではＳ
ｉＯ□膜８は薄＜ （１０００〜２０００人）、それ
以外では厚＜ （３０００人）成長する。工程（ｆ）
ではＣＦ４（四フッ化炭素）ガスを用いた異方性のドラ
イ・エツチングにより再成長絶縁膜８およびＴｉ金属膜
６を削り取り、微細ゲート電極用の寸法出しをする。こ
の場合、金属膜を含めたソース側の側壁膜９ｓの厚さは
ドレイン側の側壁膜９．の厚さより薄いので、以降の工
程においてゲート電極１０を形成した時に、該ゲート電
極の中心線ＧＣは前述したソース電極およびドレイン電
極の中間の位置０よりソース側に偏る。
工程（ｇ）から工程（ｉ）まではゲート電極形成のプロ
セスを示す。まず工程（ｇ）ではチタン・白金・金（Ｔ
ｉ ／ＰＬ ／Ａｕ）のゲート電極１０を全面にわたっ
てデポジションし、次の工程（ｈ）においてバターニン
グ後、ミリングにより不要部分を削り取り、最後の工程
（ｉ）ではウェット・エツチングにより不要な絶縁膜３
、側壁膜９Ｓ、９Ｄ、および側壁７ｓ上の金属膜６を削
り取る。図中、！！３およびｌ。はそれぞれソース側、
ドレイン側のリセス領域の長さを示す。
セスを示す。まず工程（ｇ）ではチタン・白金・金（Ｔ
ｉ ／ＰＬ ／Ａｕ）のゲート電極１０を全面にわたっ
てデポジションし、次の工程（ｈ）においてバターニン
グ後、ミリングにより不要部分を削り取り、最後の工程
（ｉ）ではウェット・エツチングにより不要な絶縁膜３
、側壁膜９Ｓ、９Ｄ、および側壁７ｓ上の金属膜６を削
り取る。図中、！！３およびｌ。はそれぞれソース側、
ドレイン側のリセス領域の長さを示す。
第１図の製造工程によれば、ＳｉＯ□膜８を再成長させ
て側壁膜９．および９．を形成する処理（工程（ｅ）お
よび（ｆ））に先立ち、成長絶縁膜３の表面に対し所定
の方向から金属を蒸着させる処理（工程（ｄ））を行う
ことにより、ゲート電極１０の中心線ＧＣをソース電極
およびドレイン電極の中間の位置０よりソース側に変位
させることができる。
て側壁膜９．および９．を形成する処理（工程（ｅ）お
よび（ｆ））に先立ち、成長絶縁膜３の表面に対し所定
の方向から金属を蒸着させる処理（工程（ｄ））を行う
ことにより、ゲート電極１０の中心線ＧＣをソース電極
およびドレイン電極の中間の位置０よりソース側に変位
させることができる。
これによって、ドレイン側のリセス領域の長さ！、はソ
ース側のリセス領域の長さｌ、に比べて相対的に長くな
る。すなわち、ドレイン側では電流の流れる方向にリセ
ス領域が長（なるので、従来形のような対称配置構成に
よるＦＥＴに比べて、相対的にドレイン抵抗（出力抵抗
）を増大させることができ、これによってＦＥＴとして
の利得の増大を図ることができる。
ース側のリセス領域の長さｌ、に比べて相対的に長くな
る。すなわち、ドレイン側では電流の流れる方向にリセ
ス領域が長（なるので、従来形のような対称配置構成に
よるＦＥＴに比べて、相対的にドレイン抵抗（出力抵抗
）を増大させることができ、これによってＦＥＴとして
の利得の増大を図ることができる。
なお、第１図の実施例では蒸着させる金属としてＴｉを
用いたが、それに限らず、例えはＡｕを用いてもよい。
用いたが、それに限らず、例えはＡｕを用いてもよい。
ただしこの場合には、工程（ｆ）においてＣＦ４ガスに
よるドライ・エツチングを行なってもＡ、ｕの膜はきれ
いに削り取るのが難しいので、さらにミリングにより削
り取る必要がある。
よるドライ・エツチングを行なってもＡ、ｕの膜はきれ
いに削り取るのが難しいので、さらにミリングにより削
り取る必要がある。
以上説明したように本発明によれば、ＦＥＴのゲート電
極を微細化した場合でも、ドレイン側のゲートリセス領
域をソース側のゲートリセス領域に比べて相対的に長く
することにより、出力抵抗を増大させ、利得の増大を図
ることができる。
極を微細化した場合でも、ドレイン側のゲートリセス領
域をソース側のゲートリセス領域に比べて相対的に長く
することにより、出力抵抗を増大させ、利得の増大を図
ることができる。
第１図（ａ）〜（ｉ）は本発明の一実施例としてのＦＥ
Ｔにおけるケート電極形成を説明するための工程図、 第２図（ａ）〜（ｆ）は従来形の一例としてのＦＥＴに
おけるゲート電極形成を説明するだめの工程図、 である。 （符号の説明） １・・・半絶縁性バッファ層、 ２・・・活性層、 ３・・・絶縁層、４．５
・・・リセス領域、 ６・・・金属層、１ｓ、１ｏ・・
・側壁、 ８・・・ＳｉＯ□膜、９、．９Ｄ・・・側
壁膜、 １０・・・ゲート電極。
Ｔにおけるケート電極形成を説明するための工程図、 第２図（ａ）〜（ｆ）は従来形の一例としてのＦＥＴに
おけるゲート電極形成を説明するだめの工程図、 である。 （符号の説明） １・・・半絶縁性バッファ層、 ２・・・活性層、 ３・・・絶縁層、４．５
・・・リセス領域、 ６・・・金属層、１ｓ、１ｏ・・
・側壁、 ８・・・ＳｉＯ□膜、９、．９Ｄ・・・側
壁膜、 １０・・・ゲート電極。
Claims (1)
- 【特許請求の範囲】 １、半導体層の上に成長させた第１の絶縁膜の一部を除
去してリセス領域を形成する第１の工程と、該リセス領
域に第２の絶縁膜を再成長させ、これによって形成され
た第１の絶縁膜上の側壁膜を利用してゲート電極を形成
する第２の工程とを具備する半導体装置の製造方法にお
いて、 前記第１の工程と第２の工程の間に、第２の絶縁膜（８
）の成長レートを低減させる金属をドレイン形成領域の
上部からソース形成領域に向かって斜め方向にデポジシ
ョンし、前記リセス領域（４）内のソース形成領域側の
側壁（７＿ｓ）上に金属膜（６）を形成する第３の工程
を具備することを特徴とする半導体装置の製造方法。 ２、前記第１の工程と第３の工程の間に、前記リセス領
域（４）内の前記半導体層（２）の表面にさらに第２の
リセス領域（５）を形成する工程を具備する、特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30165486A JPS63155771A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30165486A JPS63155771A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155771A true JPS63155771A (ja) | 1988-06-28 |
Family
ID=17899536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30165486A Pending JPS63155771A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038344A (ja) * | 1989-06-06 | 1991-01-16 | Fujitsu Ltd | 半導体装置の製造方法及びそれにより製造された半導体装置 |
| DE4138842A1 (de) * | 1990-12-26 | 1992-07-02 | Mitsubishi Electric Corp | Gateelektrode einer halbleitervorrichtung und verfahren zu deren herstellung |
-
1986
- 1986-12-19 JP JP30165486A patent/JPS63155771A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038344A (ja) * | 1989-06-06 | 1991-01-16 | Fujitsu Ltd | 半導体装置の製造方法及びそれにより製造された半導体装置 |
| DE4138842A1 (de) * | 1990-12-26 | 1992-07-02 | Mitsubishi Electric Corp | Gateelektrode einer halbleitervorrichtung und verfahren zu deren herstellung |
| US5220186A (en) * | 1990-12-26 | 1993-06-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a mushroom-shaped gate electrode |
| US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
| DE4138842C2 (de) * | 1990-12-26 | 1998-07-09 | Mitsubishi Electric Corp | Gateelektrode und Verfahren zu deren Herstellung |
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