JPS63159746A - 容量型センサの信号処理回路 - Google Patents
容量型センサの信号処理回路Info
- Publication number
- JPS63159746A JPS63159746A JP30950586A JP30950586A JPS63159746A JP S63159746 A JPS63159746 A JP S63159746A JP 30950586 A JP30950586 A JP 30950586A JP 30950586 A JP30950586 A JP 30950586A JP S63159746 A JPS63159746 A JP S63159746A
- Authority
- JP
- Japan
- Prior art keywords
- integrator
- comparator
- reference capacitor
- switch
- capacitive sensor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011896 sensitive detection Methods 0.000 description 1
Landscapes
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、圧力、流量、湿度等の物理量を検出する容量
型センサからの信号を処理する回路に関するものであり
、更に詳しくは、種々の容量型センサの容量変化を感度
よく検出し、これをディジタル信号として出力する信号
処理回路に関する。
型センサからの信号を処理する回路に関するものであり
、更に詳しくは、種々の容量型センサの容量変化を感度
よく検出し、これをディジタル信号として出力する信号
処理回路に関する。
（従来の技術のその問題点）
容量型センサのキャパシタンスを検出する回路としては
一般に無安定マルチパイブレークがよく知られている。
一般に無安定マルチパイブレークがよく知られている。
この回路は簡便ではあるが、検出しようとする物理量に
よる容量型センサの容量変化は一般にそのオフセット容
量に比較して小さいので、高感度の検出は望めない。オ
フセット容量を打ち消し、容量変化のみを検出する方法
にはよく知られている交流ブリッヂがある。この交流ブ
の方法は交流電圧源、高利得差動増幅器、検波器。
よる容量型センサの容量変化は一般にそのオフセット容
量に比較して小さいので、高感度の検出は望めない。オ
フセット容量を打ち消し、容量変化のみを検出する方法
にはよく知られている交流ブリッヂがある。この交流ブ
の方法は交流電圧源、高利得差動増幅器、検波器。
さらに検出結果をディジタル信号として取り出す場合は
アナログ・ディジタル変換器を必要とするので信号処理
回路が複雑となり、容量型センサと一体化することは難
かしい。
アナログ・ディジタル変換器を必要とするので信号処理
回路が複雑となり、容量型センサと一体化することは難
かしい。
本発明はか）る問題点を解決し、容量型センサと一体化
できる安価な信号処理回路を提供するためになされたも
のである。
できる安価な信号処理回路を提供するためになされたも
のである。
（問題点を解決するための手段）
第１図は本発明の容量型センサの信号処理回路のブロッ
ク図であって、１は容量型センサ、２は第１の基準コン
デンサ、３は第２の基準コンデンサ、４は当該信号処理
回路の動作タイミングを制御するクロック発生器、５は
各クロック毎に容量型センサ１に充電される電荷と第１
の基準コンデンサに充電される電荷との差を積分する積
分器、６は当該積分器の出力電圧の極性を判別する比較
器、７は当該比較器の出力極性が反転する度に積分器５
に積分された電荷から第２の基準コンデンサ３に充電さ
れる電荷を引き出すようにスイッチ３２と３３の開閉を
制御するスイッチ制御回路、８は比較器６の出力極性が
反転する回数をあらかじめ定められた期間に亘って計数
し、これによって容量型センサの容量変化に比例するデ
ィジタル信号を出力する計数器である。本ブロック図及
び以下の実施例において、各スイッチの横に記したクロ
ック信号φ１（ｉ＝１．２，３，４．５）は当該スイッ
チの開閉を制御するディジタル信号で、この信号が正論
理１のレベルの期間、当該スイッチは閉じているものと
する。
ク図であって、１は容量型センサ、２は第１の基準コン
デンサ、３は第２の基準コンデンサ、４は当該信号処理
回路の動作タイミングを制御するクロック発生器、５は
各クロック毎に容量型センサ１に充電される電荷と第１
の基準コンデンサに充電される電荷との差を積分する積
分器、６は当該積分器の出力電圧の極性を判別する比較
器、７は当該比較器の出力極性が反転する度に積分器５
に積分された電荷から第２の基準コンデンサ３に充電さ
れる電荷を引き出すようにスイッチ３２と３３の開閉を
制御するスイッチ制御回路、８は比較器６の出力極性が
反転する回数をあらかじめ定められた期間に亘って計数
し、これによって容量型センサの容量変化に比例するデ
ィジタル信号を出力する計数器である。本ブロック図及
び以下の実施例において、各スイッチの横に記したクロ
ック信号φ１（ｉ＝１．２，３，４．５）は当該スイッ
チの開閉を制御するディジタル信号で、この信号が正論
理１のレベルの期間、当該スイッチは閉じているものと
する。
（作用）
本発明の容量型センサの信号処理回路の作用を第２図に
示す実施例で詳述する。第２図では、容量型センサ１の
容量、第１の基準コンデンサ２の容量、第２の基準コン
デンサ３の容量をそれぞれＣｘ、Ｃｃ及びＣｒとし、第
１．第２．第３の電圧源の電圧をそれぞれＶａ、Ｖｂ、
及びＶｃとしている。クロック発生器４は抵抗４３．コ
ンデンサ４４、インバータ４Ｌ ４２，４３及びＮ０
ＲＡｆ−）、４６．４７で構成されており、２相りロッ
ク信号φ１．φ２を出力する。クロ・ツク−１時に容量
型センサ１はスイッチ１２を介して第１の電圧［ｉｌｌ
に接続されるので、電荷Ｃｘ Ｖ ａが当該容量型セン
サのキャパシタンスに充電される。一方、第１の基準コ
ンデンサ２の１つの端子はスイッチ２２を経て第２の電
圧源２１に接続され、他端は演算増幅器５１の仮想接地
端子５８に接続されているので、第１の基準コンデンサ
２にはＣＣＶｂなる電荷が充電される。積分器５は演算
増幅器５１、コンデンサ５６と５７、及びスイッチ５２
〜５５から成るスイッチドキャパシタ積分器で、当該φ
１クロック時は直前のφ２クロック時にコンデンサ５７
に充電された積分器出力を保持している。この電圧極性
が正と仮定すると、コンパレーター６１とＤ７リツプフ
ロツプ６２から成る比較器６のＱ出力は論理レベル０．
回出力は論理レベル１となっている。
示す実施例で詳述する。第２図では、容量型センサ１の
容量、第１の基準コンデンサ２の容量、第２の基準コン
デンサ３の容量をそれぞれＣｘ、Ｃｃ及びＣｒとし、第
１．第２．第３の電圧源の電圧をそれぞれＶａ、Ｖｂ、
及びＶｃとしている。クロック発生器４は抵抗４３．コ
ンデンサ４４、インバータ４Ｌ ４２，４３及びＮ０
ＲＡｆ−）、４６．４７で構成されており、２相りロッ
ク信号φ１．φ２を出力する。クロ・ツク−１時に容量
型センサ１はスイッチ１２を介して第１の電圧［ｉｌｌ
に接続されるので、電荷Ｃｘ Ｖ ａが当該容量型セン
サのキャパシタンスに充電される。一方、第１の基準コ
ンデンサ２の１つの端子はスイッチ２２を経て第２の電
圧源２１に接続され、他端は演算増幅器５１の仮想接地
端子５８に接続されているので、第１の基準コンデンサ
２にはＣＣＶｂなる電荷が充電される。積分器５は演算
増幅器５１、コンデンサ５６と５７、及びスイッチ５２
〜５５から成るスイッチドキャパシタ積分器で、当該φ
１クロック時は直前のφ２クロック時にコンデンサ５７
に充電された積分器出力を保持している。この電圧極性
が正と仮定すると、コンパレーター６１とＤ７リツプフ
ロツプ６２から成る比較器６のＱ出力は論理レベル０．
回出力は論理レベル１となっている。
従って、ＡＮＤデート７１とＯＲゲー１７２で構成され
ているスイッチ制御回路７のφ４出力は論理０．φ５出
力は論理１の状態にあり、第２の基準コンデンサ３はス
イッチ３３を介して接地されている。又、計数器８はそ
の計数動作可能（ＣＥ）入力端子８２の論理レベルが０
となっているので、φ１クロフク信号がクロック端子８
１に入力されているにも拘わらず計数動作は行わない。
ているスイッチ制御回路７のφ４出力は論理０．φ５出
力は論理１の状態にあり、第２の基準コンデンサ３はス
イッチ３３を介して接地されている。又、計数器８はそ
の計数動作可能（ＣＥ）入力端子８２の論理レベルが０
となっているので、φ１クロフク信号がクロック端子８
１に入力されているにも拘わらず計数動作は行わない。
次のφ２クロック時に容量型センサ１と第１の基準コン
デンサ２は、スイッチ５２．２３及び５３が閉じるので
電荷Ｃｘ Ｖ ａとＣｃ Ｖｂをコンデンサ５６に転送
する。この時、転送される電荷の極性は互いに道極性と
なるのでコンデンサ５６１こ充電される正味の電荷はＣ
ｘＶａ−ＣｃＶｂであり、これによって積分器５の出力
電圧は（ＣｘＶａ−ＣｃＶｂ）／Ｃ１だけ減少する。こ
の時の積分器出力電圧極性を比較ｌ！６で判別し、極性
が正であれば、上記１サイクルの動作を当該積分器出力
電圧が負になる迄繰り返す一一方、積分器５の出力電圧
極性が負の場合は、比較器６のＱ出力が論理１、Ｑ出力
が論理０の状態となるので、次のφ１クロックで計数器
８がインクリメント動作すると同時に、スイッチ制御回
路７のφ４畠力が論理１となってスイッチ３２を閉じ、
第２の基準コンデンサに電荷ＣｒＶｃを充電する。この
電荷は次のφ２クロック時に電荷ＣｘＶａ及びＣｃＶｂ
と共にコンデンサ５６に転送される。転送される正味の
電荷はＣｘＶａ”ＣｃＶｂ−ＣｒＶｃで、ＣｒＶｃ＋Ｃ
ｃＶｂ＞ＣｘＶａとなるようにＣｒＶｃを選べば積分器
５の出力電圧は正となり、その値はは１’（ＣｒＶｃ＋
ＣｃＶｂ −ＣｘＶａ）／Ｃ，となる。
デンサ２は、スイッチ５２．２３及び５３が閉じるので
電荷Ｃｘ Ｖ ａとＣｃ Ｖｂをコンデンサ５６に転送
する。この時、転送される電荷の極性は互いに道極性と
なるのでコンデンサ５６１こ充電される正味の電荷はＣ
ｘＶａ−ＣｃＶｂであり、これによって積分器５の出力
電圧は（ＣｘＶａ−ＣｃＶｂ）／Ｃ１だけ減少する。こ
の時の積分器出力電圧極性を比較ｌ！６で判別し、極性
が正であれば、上記１サイクルの動作を当該積分器出力
電圧が負になる迄繰り返す一一方、積分器５の出力電圧
極性が負の場合は、比較器６のＱ出力が論理１、Ｑ出力
が論理０の状態となるので、次のφ１クロックで計数器
８がインクリメント動作すると同時に、スイッチ制御回
路７のφ４畠力が論理１となってスイッチ３２を閉じ、
第２の基準コンデンサに電荷ＣｒＶｃを充電する。この
電荷は次のφ２クロック時に電荷ＣｘＶａ及びＣｃＶｂ
と共にコンデンサ５６に転送される。転送される正味の
電荷はＣｘＶａ”ＣｃＶｂ−ＣｒＶｃで、ＣｒＶｃ＋Ｃ
ｃＶｂ＞ＣｘＶａとなるようにＣｒＶｃを選べば積分器
５の出力電圧は正となり、その値はは１’（ＣｒＶｃ＋
ＣｃＶｂ −ＣｘＶａ）／Ｃ，となる。
今、第２図の回路が上記電荷積分動作を２相りロック信
号（φ、、φ２）の２°サイクルに亘って繰り返し、そ
の内、論理だけ比較器６のＱ出力が論理１の状態になっ
たとすると、容量型センサ１から積分器５に送られた電
荷の総量は２ ｎＣｘＶａ、第１の基準コンデンサ２か
ら積分器５に送られた電荷の総量は２°Ｃｃｖｂ、第２
の基準コンデンサ３から積分器５に送られた電荷の総量
はｍｃｒＶｃである。前述した電荷の極性を考慮すると
、次の不等式が成立つ。
号（φ、、φ２）の２°サイクルに亘って繰り返し、そ
の内、論理だけ比較器６のＱ出力が論理１の状態になっ
たとすると、容量型センサ１から積分器５に送られた電
荷の総量は２ ｎＣｘＶａ、第１の基準コンデンサ２か
ら積分器５に送られた電荷の総量は２°Ｃｃｖｂ、第２
の基準コンデンサ３から積分器５に送られた電荷の総量
はｍｃｒＶｃである。前述した電荷の極性を考慮すると
、次の不等式が成立つ。
２’（ＣｘＶａ−ＣｃＶｂ）−ｍｃｒＶｃ≦ＣｒＶｃ
（１）第（１）式を変形して次式を得る。
（１）第（１）式を変形して次式を得る。
容量型センサ１のオフセット容量をＣ６、検出しようと
する物理量による容量変化をΔＣとすれば Ｃｘ＝Ｃ，＋ΔＣ となる、今、Ｃｏ Ｖ ａ ” Ｃｃ Ｖｂとなるよう
に第１の基準コンデンサ２あるいは第１の電圧源２１を
設定し、計数器８としてｎビットの２進カウンタを用い
、論１をその最上位桁、鴫、をその最下位桁（ＬＳＢ）
とすれば、第（２）式はＩＬＳＨの誤差範囲内で となる。第（３）式は本発明の信号処理回路によって容
量型センサの容量変化がディジタル信号として検出され
ることを示している。
する物理量による容量変化をΔＣとすれば Ｃｘ＝Ｃ，＋ΔＣ となる、今、Ｃｏ Ｖ ａ ” Ｃｃ Ｖｂとなるよう
に第１の基準コンデンサ２あるいは第１の電圧源２１を
設定し、計数器８としてｎビットの２進カウンタを用い
、論１をその最上位桁、鴫、をその最下位桁（ＬＳＢ）
とすれば、第（２）式はＩＬＳＨの誤差範囲内で となる。第（３）式は本発明の信号処理回路によって容
量型センサの容量変化がディジタル信号として検出され
ることを示している。
（発明の効果）
以上説明したように本発明によれば簡単な回路構成で容
量型センサの容量変化を検出し、これをディジタル信号
として取り出すことができる。又、実施例に示した回路
は現状のＣＭＯ８技術で容易に集積化できるので、容量
型センサと一体化可能である。従って、本発明は容量型
センサの知能化を計る信号処理回路として極めて有用で
ある。
量型センサの容量変化を検出し、これをディジタル信号
として取り出すことができる。又、実施例に示した回路
は現状のＣＭＯ８技術で容易に集積化できるので、容量
型センサと一体化可能である。従って、本発明は容量型
センサの知能化を計る信号処理回路として極めて有用で
ある。
第１図は本発明の容量型センサの信号処理回路のブロッ
ク図、第２図は本発明の実施例を示す回路図である。 第１図と第２図において、１は容量型センサ、２は第１
の基準コンデンサ、３は第２の基準コンデンサ、４はク
ロック発生器、５は積分器、６は比較器、７はスイッチ
制御回路、８は計数器である。 第１図
ク図、第２図は本発明の実施例を示す回路図である。 第１図と第２図において、１は容量型センサ、２は第１
の基準コンデンサ、３は第２の基準コンデンサ、４はク
ロック発生器、５は積分器、６は比較器、７はスイッチ
制御回路、８は計数器である。 第１図
Claims (1)
- スイッチを介して第１の電圧源に接続されている容量型
センサ（１）と、別のスイッチを介して第２の電圧源に
接続されている第１の基準コンデンサ（２）と、更に別
のスイッチを介して第３の電圧源に接続されている第２
の基準コンデンサ（３）と、当該スイッチの開閉を制御
するクロック信号を発生するクロック発生器（４）と、
当該クロック発生器からのクロック信号の１周期毎に当
該容量型センサに充電される電荷と当該第１の基準コン
デンサに充電される電荷との差を積分する積分器（５）
と、当該積分器の出力電圧極性を判別する比較器（６）
と、当該比較器の出力が反転する毎に前期積分器に積分
された電荷から第２の基準コンデンサに充電されている
電荷をひき出すように第２の基準コンデンサに接続され
ているスイッチの開閉を制御するスイッチ制御回路（７
）と、前期比較器の出力が反転する回数をあらかじめ定
められた期間に亘って計数して当該容量型センサの容量
に比例するディジタル信号を出力する計数器（８）とか
ら成る容量型センサの信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30950586A JPH076939B2 (ja) | 1986-12-24 | 1986-12-24 | 容量型センサの信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30950586A JPH076939B2 (ja) | 1986-12-24 | 1986-12-24 | 容量型センサの信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63159746A true JPS63159746A (ja) | 1988-07-02 |
| JPH076939B2 JPH076939B2 (ja) | 1995-01-30 |
Family
ID=17993804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30950586A Expired - Lifetime JPH076939B2 (ja) | 1986-12-24 | 1986-12-24 | 容量型センサの信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076939B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003006925A1 (en) * | 2001-07-12 | 2003-01-23 | Sony Corporation | Electrostatic capacitance sensor and fingerprint collator comprising it |
| JP2012145468A (ja) * | 2011-01-13 | 2012-08-02 | Alps Electric Co Ltd | 容量検出装置 |
-
1986
- 1986-12-24 JP JP30950586A patent/JPH076939B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003006925A1 (en) * | 2001-07-12 | 2003-01-23 | Sony Corporation | Electrostatic capacitance sensor and fingerprint collator comprising it |
| US6882164B2 (en) | 2001-07-12 | 2005-04-19 | Sony Corporation | Electrostatic capacitance sensor and fingerprint collator comprising it |
| JP2012145468A (ja) * | 2011-01-13 | 2012-08-02 | Alps Electric Co Ltd | 容量検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH076939B2 (ja) | 1995-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4743836A (en) | Capacitive circuit for measuring a parameter having a linear output voltage | |
| CN109496273B (zh) | 电容检测电路、触摸检测装置和终端设备 | |
| GB1346947A (en) | Analog-to-time conversion system | |
| US4816745A (en) | Method and arrangement for measuring the resistance ratio in a resistance half-bridge | |
| US11568671B2 (en) | Fingerprint recognition detection circuit and control method thereof, fingerprint recognition control chip | |
| JP2515456B2 (ja) | センサ信号の処理装置 | |
| Watanabe et al. | A switched-capacitor interface for intelligent capacitive transducers | |
| US4091683A (en) | Single channel electrical comparative measuring system | |
| CN111399679B (zh) | 电容检测装置 | |
| EP3296709B1 (en) | Temperature-to-digital converter | |
| RU2133969C1 (ru) | Измерительная схема | |
| US4404545A (en) | Analog-to-digital converter of the dual slope type | |
| JPS63159746A (ja) | 容量型センサの信号処理回路 | |
| CN115420955A (zh) | 一种高精度电容测量电路及方法 | |
| JP2005140657A (ja) | 静電容量型センサの容量変化検出回路 | |
| JP4269388B2 (ja) | 容量式物理量検出装置 | |
| CN110998338B (zh) | 确定电参数的方法和确定电参数的测量装置 | |
| CN207410330U (zh) | 一种高位电容式传感器检测装置 | |
| JP3036561B2 (ja) | Ａ／ｄ変換装置 | |
| JPH076806B2 (ja) | 容量差−周波数変換器 | |
| Shah et al. | Capacitance to Digital Converter using Dual Slope Technique | |
| SU1323985A1 (ru) | Цифровой измеритель коэффициента передачи четырехполюсника | |
| SU881631A1 (ru) | Устройство дл измерени величины зар да | |
| JPS61292731A (ja) | 座標検出装置 | |
| JPS625664Y2 (ja) |