JPS63160244A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、高融点金
属シリサイド膜からなる配線を有する半導体集積回路装
置に関する。

〔従来の技術〕

複数のＭＩＳＦＥＴのソース、ドレイン間を接続するア
ルミニウム配線を覆う層間絶縁膜例えばＣＶＤによる酸
化シリコン膜、リンシリケートガラス膜には、それを形
成した後にその膜中の水分を蒸発させるために９００”
Ｃ程度の高温の熱処理を施こすことが好ましい。　しか
し、アルミニウム配線は、融点が６６０°Ｃ程度と低い
ため１層間絶縁膜に高温の熱処理を施こすことができな
い。そこで、前記配線に５９００℃程度の熱で溶融しな
い多結晶シリコン膜と、この上に高融点金属シリサイド
膜を積層した２層膜いわゆるポリサイド膜を用いること
が考えられる。下層の多結晶シリコン膜は、高融点金属
シリサイド膜と基板の接続を良好に行うためのものであ
る。なお、高融点金属シリサイド配線に関しては、例え
ば、サイエンスフォーラム社発行、「超ＬＳＩデバイス
ハンドブックＪ、昭和５８年１１月２８日発行、Ｐ１２
９に記載されている。

〔発明が解決しようとする問題点〕

本発明者は、前記ポリサイド膜からなる配線でＰチャネ
ルＭ　Ｉ　Ｓ　ＦＥＴのソース又はドレインと、Ｎチャ
ネルＭＩＳＦＥＴのソース又はドレインを接続した場合
を検討した結果、次の問題点を見出した。

ポリサイド膜を構成するための下層の多結晶シリコン膜
には、低抵抗化のために、Ｐチャネル領域　５ＦＥＴ側
にＰ型不純物例えばボロンを導入し、ＮチャネルＭＩＳ
ＦＥＴ側にｎ型不純物例えばリンを導入する。Ｐ型単結
晶シリコン暎とｎ型多結晶シリコン膜の接合部は、Ｐチ
ャネルＭＩＳＦＥＴとＮチャネルＭ　Ｉ　Ｓ　ＦＥＴと
の中間にある。すなわち、ＰチャネルＭ　Ｉ　Ｓ　ＦＥ
ＴのＰ９ソース、ドレインの近傍までｎ型多結晶シリコ
ン膜が延在し、同様に、ＮチャネルＭ　Ｉ　Ｓ　ＦＥＴ
のｎ４ソース、ドレインの近傍までＰ型単結晶シリコン
暎が延在してきている。一方、高融点金属シリサイド膜
中・の不純物の拡散速度は、多結晶シリコン膜のそれよ
り著しく大きい。この高融点金属シリサイド配線を通し
て、ｎ型多結晶シリコン膜中のリンがＰ゛ソースドレイ
ン中へ拡散し、ｐ型単結晶シリコン膜中のボロンがｎ４
ソース、ドレイン中へ拡散する。

これにより、高融点金属シリサイド配線とｐ４ソース、
ドレイン又はね４ソース、ドレインとの接続抵抗が大き
くなり、またＭ　Ｉ　Ｓ　ＦＥＴのしきい電圧が変化す
る。

本発明の目的は、半導体集積回路装置の信頼性を高める
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、基板上への堆積によるシリコン膜を第１導電
型半導体領域と高融点金属シリサイド配線の接続面、第
２導電型半導体領域と高融点金属シリサイド配線の接続
面または前、記配線とそれより下層の配線との接続面に
設け、前記高融点金属シリサイド配線の前記接続面を除
いた下面に設けないようにする。

〔作用〕

上記した手段によれば、高融点金属シリサイド配線が接
続しているｎ型多結晶シリコン膜とｐ゛ソースドレイン
間の距離およびｐ型単結晶シリコン暎と０４ソース、ド
レイン間の距離が大きくなり、異種導電型の不純物がｐ
゛ソースドレイン及びｎ“ソース、ドレインへ拡散しに
くくなるので、半導体集積回路装置の信頼性を高めるこ
とができる。

〔実施例〕

以下１本発明の詳細な説明する。

第１図乃至第７図は、ＰチャネルＭ　Ｉ　Ｓ　ＦＥＴ及
びＮチャネルＭ　Ｉ　Ｓ　ＦＥＴの製造工程における断
面図である。

第１図に示すように、ｐ−型単結晶シリコンからなる基
板１に、ｎ−型ウェル領域２、基板１表面の酸化による
酸化シリコン膜からなるフィールド絶縁膜３、Ｐチャネ
ルストッパ領域４、基板１のフィールド絶縁膜３から露
出している表面の熱酸化による酸化シリコン膜からなる
ゲート絶縁膜５゜例えばＣＶＤによる多結晶シリコン膜
の上にＭＯｌＷ、Ｔａ、Ｔ　ｉ等の高融点金属膜又はそ
のシリサイド膜を積層して構成したゲート電極６、例え
ばＣＶＤによる酸化シリコン膜からなるサイドウオール
７、ＮチャネルＭＩＳＦＥＴのソース、ドレインのチャ
ネル領域側を構成するｎ型半導体領域８、チャネル領域
から離隔した部分を構成するｎ４型半導体領域９．Ｐチ
ャネルＭ　Ｉ　Ｓ　ＦＥＴのソース、ドレインを構成す
るＰ″型半導体領域ＩＯを形成する。なお、ゲート電極
６は、フィールド絶縁膜３上も延在して配線として用い
ている。この配線を以下、単にゲート電極６という６ 次に、第２図に示すように１例えば８００℃程度、１　
／　２　Ｔ　ｏ　ｒ　ｒ程度のＣＶＤによって酸化シリ
コン膜からなる第１層目の層間絶縁膜１１を形成する。

層間絶縁膜１１の膜厚は、３０００〜５０００人程度で
ある。

次に、第３図に示すように、層間絶縁膜１１に接続孔１
３を形成するためのレジスト膜からなるマスク１２を基
板１上に形成する。次に、マスク１２から露出している
絶縁膜１１又は絶縁膜１１とゲート絶縁膜５をドライエ
ツチングによってエツチングして接続孔１３を形成する
。なお、ゲート電極６上にも接続孔１３が形成される。

接続孔１３からｎ′型半導体領域９．Ｐ０型型半体領域
１０が露出し、また、ゲート電極６上に形成した接続孔
１３からそのゲート電極６の上面が露出する。

接続孔１３を形成した後もマスク１３を基板１上に残存
させておく。

次に、第４図に示すように１例えばＣＶＤによって基板
ｌ上の全面に多結晶シリコン膜１４を形成する。多結晶
シリコンｌ１ｌｊ１４の膜厚は、数１００〜１０００λ
程度にする。接続孔工３から露出している基板１の表面
すなわちｎ＋型半導体領域９、ｐ゛型半導体領域１０に
多結晶シリコン膜１４が被着し、またゲート電極６上の
接続孔１３内において、ゲート電極６の上面に多結晶シ
リコン膜１４が被着しているにの工程では多結晶シリコ
ン膜１４にイオン打込み等によるＰ型不純物例えばボロ
ン及びｎ型不純物例えばリンの導入を行わない。

ここでレジスト膜からなるマスク１２を除去すると、接
続孔１３に対してセルファラインで多結晶シリコン膜１
４を形成することができる。この後、図示していないが
、ＰチャネルＭＩＳＦＥＴ領域及びその近傍に形成され
ているゲート電極６と同層の配線上の接続孔１３をレジ
スト膜からなるマスクで覆う。次に、ＮチャネルＭＩＳ
ＦＥＴＭ域の接続孔１３内の多結晶シリコン膜１４及び
その近傍に形成されているゲート電極６と同層の配線上
の接続孔１３内の多結晶シリコン膜１４ヘイオン打ち込
みによってｎ型不純物例えばヒ素又はリンを導入する。

このイオン打ち込みの後、ＰチャネルＭＩＳＦＥＴ領域
を覆っていたレジスト膜からなるマスクを除去する。次
に、ＮチャネルＭＩＳＦＥＴ領域及びその近傍のゲート
電極６と同層の配線上の接続孔１３をレジスト膜からな
るマスクで覆う。次に、このマスクから露出しているＰ
チャネルＭＩＳＦＥＴ領域の接続孔１３内の多結晶シリ
コン膜１４及びその近傍のゲート電ｔＬｉ６と同層の配
線上の接続孔１３内の多結晶シリコン膜１４ヘイオン打
ち込みでｐ型不純物例えばボロンを導入する。このイオ
ン打ち込みの後、ＮチャネルＭＩＳＦＥＴ領域を覆って
いたレジスト膜からなるマスクを除去する。

次に、第５図に示すように１例えばＣＶＤ、スパッタ等
によって、基板１上の全面にＭｏ、Ｗ、Ｔａ、Ｔｉ等の
高融点金属膜またはその高融焦合ＲｖｌＡのシリサイド
膜１５を例えば２０００λ程度の膜厚に形成し、これを
レジスト膜からなるマスクを用いたドライエツチングで
パターニングして配線１５を形成する。パターニングに
用゛いたレジスト膜からなるマスクは、パターニングの
後に除去する。高融点金属シリサイド配線１５は、それ
ぞれの接続孔１３内の多結晶シリコン膜１４に接続して
いる。配線１５を形成した後に、それの活性化のため９
００〜９５０℃程度の高温アニールを行う。

ここで、多結晶シリコン膜１４が接続孔１３内のみに設
けであるため、Ｐ４ソース、ドレイン領域１０上の多結
晶シリコン膜１４からｎ゛型ソース。

ドレイン領域９上の多結晶シリコン膜１４まで大きく離
隔されている。フィールド絶＃ｌＩｇ３上を延在してい
るゲート電極６上の接続孔工３内に形成しである多結晶
シリコン［１４から、ｐ０型ソース。

ドレイン領域１０上またはｎ４型ソース、ドレイン領域
９上の多結晶シリコンｌｌ１１４の間も大きく離隔され
ている。二わらのことから、ｎ０ソース、ドレイン領域
９上のｎ型多結晶シリコン膜１４中のｎ型不純物例えば
リンが、配線１５内を拡散してｎ４ソース、ドレイン領
域１０内へ拡散することがない。同様に、Ｐ°ソース、
ドレイン領域１０上のｐ型多結晶シリコン膜１４内のＰ
型不純物例えばボロンが、配線１５内を拡散してｎ４ソ
ース、ドレイン領域９内へ拡散することがない。フィー
ルド絶縁膜３上を延在しているゲート電極６上の接続孔
１３内に形成しである多結晶シリコン膜１４においても
同様である。

次に、第６図に示すように、例えばＣＶＤ、プラズマＣ
ＶＤ等によって配線１５を覆ってリンシリケートガラス
（ＰＳＧ）膜又はボロンリンシリケートガラス（ＢＰＳ
Ｇ）Ｉｌｊからなる第２層目の層間絶縁膜１６を形成す
る。絶縁膜１６の膜厚は、４０００〜８０００人程度で
ある。この後、主に絶縁膜１１．１６中の水分を蒸発さ
せるため、あるいはそれら膜１１．１６の焼き固めのた
め、９００℃程度の高温の熱処理を行う。

このとき、前記と同様に、ｎ゛半導体領域９上の多結晶
シリコン膜１４中のｎ型不純物例えばリンが、配線１５
を通して２０ソース、ドレイン１０へ拡散することがな
い。また、Ｐ９半導体領域１０上の多結晶シリコン１１
１１４中のｐ型不純物例えばボロンが、配線１５を通し
てｎ°半導体領域９へ拡散することがない。このため、
配線１５とＰ′″型半導体領域１０の接続抵抗が増加す
ることがない。また、配線１５とｒｌ”型半導体領域９
の接続抵抗が増加することがない。また、ＰチャネルＭ
ＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴのしきい電圧が
変化することがない。これらのことから、半導体集積回
路装置の信頼性を高めることができる。

次に、第７図に示すように、絶縁膜１６にレジスト膜か
らなるマスクを用いたドライエツチングによって接続孔
１７を形成する。エツチングの後。

レジスト膜からなるマスクは除去する。次に１例えばス
パッタによって基板ｌ上の全面にアルミニウム膜を形成
し、これをレジスト膜からなるマスクを用いたドライエ
ツチングによってパターニングして配線１８を形成する
。レジスト膜からなるマスクは、配線１８を形成した後
に除去する。次に、例えばＣＶＤ、プラズマＣＶＤによ
って基板■上に酸化シリコン膜を形成し、この上に塗布
ガラス（ＳＯＧ）膜を形成し、さらに例えばＣＶＤ。

プラズマＣＶＤによって酸化シリコン膜を積層して絶縁
膜１９を形成する。

以上１本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その粟
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

〔発明の効果〕

本願によって開示された発明のうち代表的なものの効果
を゛簡単に説明すれば１次のとおりである。

すなわち　、１″半導領域、Ｐ″″半導体領域内へ異種
導電型の多結晶シリコン膜中の不純物が拡散することが
なくなるので、前記Ｐ′半導体領域、ぎ半導体領域とそ
れらに接続する配線との接続抵抗が増加することがなく
、またＭ　Ｉ　Ｓ　ＦＥＴのしきい電圧が増大すること
がないので、半導体集積回路装置の信頼性を高めること
ができる。

【図面の簡単な説明】

第１図乃至第７図は、Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔの製造工
程におけろ断面図である。 １・・・基板、２・・・ウェル領域、３・・フィールド
絶縁膜、４・・・チャネルストッパ領域、５・・・ゲー
ト絶縁膜、６・・・ゲート電極、７・・・サイドウオー
ル、８゜９．１０・・・半導体領域、１１．１６．１９
・・・層間絶縁膜、１２・・・レジスト膜、１３．１７
・・・接続孔。 １４・・・多結晶シリコン膜、１５・・・高融点金属シ
リサイド配線、１８・・・アルミニウム配線。 代理人　弁理士　小川勝男〆′−゛ ＼、 第　　１　　図 第　２　　図 第　　３　　図 第　　５　　Ｆ 第　　６　　図 填　　７　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板表面の第１導電型半導体領域と、該第１
   導電型半導体領域から離隔された第２導電型半導体領域
   とを高融点金属シリサイド配線で接続した半導体集積回
   路装置であって、基板上への堆積によるシリコン膜を、
   前記第１導電型半導体領域と高融点金属シリサイド配線
   の接続面、第２導電型半導体領域と高融点金属シリサイ
   ド配線の接続面または前記配線とそれより下層の配線と
   の接続面に設け、前記高融点金属シリサイド配線の前記
   接続面を除いた下面に設けていないことを特徴とする半
   導体集積回路装置。 ２、前記堆積によるシリコン膜は、前記高融点金属シリ
   サイド配線を接続する接続孔内に、リフトオフによって
   セルフアラインで形成したものであることを特徴とする
   特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記高融点金属シリサイド配線は、ＭＩＳＦＥＴの
   ゲート電極より上層の配線であることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。