JPS63160408A - 双方向遅延型フリツプフロツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、双方向シフトレジスタ等に用いられる双方向
遅延型フリップフロップ回路に関するものである。

（従来の技術） 従来、双方向シフトレジスタに用いられる遅延型７９７
１７０９１回路（以下、Ｄ−ＦＦという）としては、例
えば第２図のようなものがあった。

以゛Ｆ、その構成を説明する。

第２図は従来のＤ−ＦＦの一構成例を示す回路図である
。このＤ　−ＦＦＩは、シリアルなデータＤを読込む入
力端子１ａ、シリアルなデータＱを出力する出力端子１
ｂ、及びクロ・ツクパルスφを入力するクロ・ツク端子
１を有し、その人、出力端子１ａ、　Ｔ。

間にはＪ’ｌｆｆ次、マスクのトランスファゲート２−
１、マスクのバッファ３−１、スレーブのトランスファ
・ゲート２−２、及びスレーブのバッファ３−２が接続
され、さらに各バッファ３−１　、３−２にはそれぞれ
トラ〉スフアゲート２−３　、２−４が並列に接続され
ている。各トランスファゲート２−１〜２−４は、それ
ぞれ入力端子２−１ａ　〜２−４ａ、出力端子２−１ｂ
−２−４ｂ、及び制御端子２〜１Ｏ−２−４Ｃを有し、
その制御端子２−１Ｃ〜２−４Ｃに入力される信号の高
レベル（以下、）（レベルという〉で入、出力端子２−
１ａ　〜２−４ａ。

２−１ｂ〜２−４ｂ間がオン状態、低レベル（以下、！
、レベルという）で出力端子２−１ｂ〜２−４ｂがハイ
インピーダンスになってオフ状態になる回路である。

クロ・ツク端子１Ｃには２個のインバータ４−１゜４−
２が直列に接続され、一方のインバータ４−１の出力端
子がトランスファゲート２−１　、２−４の嗜Ｊｕｌ端
子２−１ｃ、　２−４ｃに、他方のインバータ４−２の
出力端子がトラ〉′スフアゲート２−２　、２−３の制
御端子２−２ｃ、　２−３ｃにそれぞれ接続されている
。

以上の構成において、クロックパルスφが１．レベルの
ときには、それがインバータ４−１で反転され、）ルベ
ルの信号によりトランスファゲート２−１　、２−４が
オン状態になると共に、インバータ４−１のＨレベル出
力がインバータ４−２でさらに反転され、そのインバー
タ４−２のＬレベル出力によってトランスファゲート２
−２　、２−３がオフ状態になる。クロックパルスφが
）Ｉレベルのときには、トランスファゲート２−１　、
２−４がオフ状態、トランスフアゲ−）２−２　、２−
３がオン状態になる。

そしてクロックパルスφがレベルのときには、オン状態
のマスクのトランスファゲート２−１によりデータＤが
取込まれる。クロックパルスφがＬレベルからＨレベル
になると、トランスファゲート２−１がオフし、トラン
スファゲート２−３がオンするので、そのトランスファ
ゲート２−３により取込まれたデータＤが保持される。

それと同時に、スレーブのトランスファゲート２−２が
オン・し、取込まれたデータＤがスレーブのバッファ３
−２側に伝送される。バ・ソファ３−２では伝送された
データＤを出力データＱの形で出力端子ｉｂへ出力し、
クロックパルスφがＨレベルからＬレベルになると、ト
ランスファゲート２−４がオンしてそのゲート２−４に
より出力データＱが保持される。

このようなり　−ＦＦＩを用いた双方向シフトレジスタ
のｔＭ成例が第３図に示されている。

第３図は３ビツトのシリアルイン・パラレルアウト（直
列入力・並列出力）用の双方向シフトレジスタである。

このシフトレジスタは、右方向のシリアルデータＩ）Ｒ
を入力または左方のシリアルデータＯ［を出力する入出
力端子１０−１、左方向のシリアルデータ叶を入力また
は右方向のシリアルデータＯＲを出力する入出力端子１
０−２．３ビツトのパラレルデータ０１〜０３を出力す
る出力端子１１−１〜１１−３、シフト用のクロックパ
ルスφを入力するクロック端子１２、及び右または左の
転送方向制御を行う制御信号Ｒ／Ｌを入力する制御端子
１３を有し、それらの端子１０−１．１０−２．１１−
１〜１１−３．１２．１３に第２図の構成の３個のＤ−
ＦＦＩ−１〜１−３．３個の切替ゲート１４−１〜１４
−３．２個のクロックドバッファ１５−１゜１５−２、
及び１個のインバータ１６が接続されている。

各Ｄ−ＦＦＩ−１〜１−３はデータＤの入力端子１−１
ａ〜１−３ａ、データＱの出力端子１−１ｂ〜１−３ｂ
、及びクロック端子１−１Ｃ〜１−３（：をそれぞれ有
し、その各入力端子１−１ａ〜１−３ａに各切替ゲート
１４−１の出力端子が、その各出力端子１−１ｂ〜１−
３ｂに各出力端子０１〜０３が、その各クロ・ツク端子
１−１Ｃ〜１−３Ｃがタロツク端子１２にそれぞれ接続
されている。切替ゲート１４−１〜１４−３は転送方向
を右または左に切替る回路であり、それぞれ右方向用ア
ンドゲート（以下、へＮＯゲートという）　１４−ＩＲ
〜１４−３Ｒ、左方向用式ＮＯゲート１４−１１〜１４
−３１及びオアゲート（以下、ＯＲゲートという）　１
４−ＩＮ〜１４−３Ｎで構成されている。１段「Ｉの切
替ゲート１４−１の右方向用ＡＮＤゲー）１４−ＩＨの
入力側は入出力端子１０−１及び制御端子１３に接続さ
れ、その左方向用ＡＮ［）ゲート１４−杜の入力側はＤ
−ＦＦＩ−２の出力端子１−２ｂとインバータ１６を介
して制御端子１３とに接続されている。２段［１の右方
向用ＡＮＤゲート１４−２Ｈの入力側はＤ−ＦＦＩ−１
の出力端子１−１ｂ及び制御端子１３に、左方向用ＡＮ
Ｄゲート１４−２１の入力側はＤ　　ＦＦｌ−３の出力
端子１−３ｂ及びバッファ１６の出力側にそれぞれ接続
されている。３段目の右方向用八ＮＤゲート１４−３Ｈ
の入力側はＤ−ＦＦＩ−２の出力端子１−２ｂ及び制御
端子１３に接続され、左方向用ＡＮＤゲート１４−３１
の入力側はクロ・ソクドインバータ１５−２を介してＤ
　−ＦＦｌ−３の出力端子１−３ｂとインバータ１６の
出力側とに接続されている。

一方のクロ・ソクドインバータ１５−２はＤ　−ＦＦｌ
−３の出力端子１−３ｂと入出力端子１０−２との間に
接続され、他方のクロックドインバータ１５−１はＤ　
−ＦＦｌ−１の出力端子１−１ｂと入出力端子１０−１
との間に接続されている。そして一方のクロックドイン
バータ１５−２は制御端子１３から与えられる制御信号
Ｒ／Ｌの■（レベルで通常のバヅファ、トルベルでハイ
インピーダンス状態となり、同様に他方のインバータ１
５−１はインバータ１６による制御信号Ｒ／Ｌの反転ｒ
２号で通常のバッファ動作またはハイインピーダンス状
態に切替られる。

１　　　　　　　　　　次に、第３図のタイムチャート
を示す第４図を参照しつつ、第３図の右方向シフト動作
及び左方向シフト動作を説明する。

（ｉ）右方向シフトの動作 制御−号Ｒ／Ｌはトルベルで、切替ゲート１４−１〜１
４−３の左方向用式ＮＯゲート１４−ｉｔ〜１４−３Ｌ
がオフ状態になると共に、右方向用ＡＮＤゲート１４−
ＩＲ〜１４−３Ｒがオン状態になり、そのオン状態のへ
ＮＤゲート＋４−ＩＲを通してトルベルのシリアルデー
タＤＲがＤ−ＦＦＩ−１の入力端子１−１８に与えられ
る。シフト用クロックパルスφがトルベルからト■レベ
ルに立上がるとく１回目の立上り）　、Ｄ−ＦＦＩ−１
はその入力端子１−１ａ側のトルベルを読込み、一定の
遅延時間ｔ１の経過後、その出力端子１−１ｂからトル
ベルのデータ０１を出力する。ト■レベルのデータ０１
は切替ゲート１４−２の右シフト用へＮＯゲート１４−
２８及びＯＲゲート１４−２Ｎを通り、そのゲート１４
−２の遅延時間【２経過陵、Ｄ−ＦＦＩ−２ノ入力端子
１−２８へ与えられる。

クロックパルスφがトルベルに立上がると（２回目の立
上がり）　、Ｄ−ＦＦＩ−１はその入力端子１−１ａの
トルベルを読込み、一定の遅延時間Ｌ１経過陵にその出
力データ０１をトルベルからトルベルに立下げると共に
、Ｄ−ＦＦＩ−２はその入力端子１−２ａのトルベルを
読込み、一定の遅延時間【３経過後にその出力データ０
２を１４レベルに立上げる。出力データ０２が立上がり
、切替ゲート１４−３の遅延時間【４が経過すると、Ｄ
−ＦＦＩ−３の入力端子１−３ａレベルがトルベルとな
る。出力データ０１がトルベルに立下がると、切替ゲー
ト１４−２の遅延時間【２経過後、Ｄ−ＦＦＩ−２の入
力端子１−２８のレベルがトルベルに立下がる。

このようにトルベルのシリアルデータＤＲは、クロ・ツ
クパルスφの立上がり毎にＤ　−ＦＦｌ−１、ｒ）−Ｆ
ＦＩ−２、Ｄ−ＦＦＩ−３へと順次伝送されていき、タ
ロツクドパ・ソファ１５−２を通して入出力端子１０−
２からデータＯＲの形で出力される。

（ｉｉ）左方向シフトの動作 制御信号Ｒ／Ｌはトルベルに設定されるので、クロ・ソ
クドバッファ１５−２はハイインピーダンス状態になり
、入出力端子１０−２が入力端子となる。またクロ・ソ
クドバッファ１５−１は通常のバ・ソファゲートとして
動作し、入出力端子１０−１が出力端子となる。

入出力端子１０−２から入力されたシリアルデータ０［
は切替ゲート１４−３の左方向用ＡＮＤゲー）　１４−
３Ｌ及びＯＲゲート１４−３Ｎを通してＤ−ＦＦＩ−３
側べ出力さし６．　Ｄ−ＦＦＩ−３はタロツクパフレス
φの１回目の立上がりで最初のデータ０３を出力する。

このデータ０３は切替ゲート１４−２の左方向用ＡＮＤ
ゲート１４−２１．及びＯＲゲート１４−２Ｎを通して
Ｄ−ＦＦＩ−２側へ出力される。Ｄ　−ＦＦｌ−２はク
ロ・ツクパルスφの２回目の立上がりで２回目のデータ
０２を出力する。そのデータ０２は切替ゲート１４−ｉ
の左方向用ＡＮＤゲート１４−■及びＯＲゲート１４−
ＩＮを通してＤ−ＦＦＩ−１側へ出力される。Ｄ−ＦＦ
Ｉ−１は３回目のクロックパルスφの立上がりで、３回
目のデータ０１を出力する。そのデータ０１は、クロ・
ソクドバッファ１５−１を通して入出力端子１０−１か
らデータ０１の形で出力される。

（発明が解決しようとする問題点） しかしながら。上記構成のＤ−ＦＦでは、それを用いて
双方向シフトレジスタを構成した場合、Ｄ−ＦＦＩ−１
、切替ゲート１４−２、Ｄ−ＦＦＩ−２、切替ゲート１
４−３の各遅延時間をｔｌ、　ｔ２．　ｔ３．　ｔ４と
すると、シフトレジスタが正しく動作するためには各段
の遅延時間（ｔｌ＋ｊ２）　、　　（ｔ３＋ｔ４）がそ
れぞれクロ・ツクパルスφの１周期分以内でなければな
らないので、高速で動作させることが難しい。またパタ
ーン設計上では切替ゲート１４−２．１４−３がＤ−Ｆ
Ｆ１−１〜１−３間に介在すること、左方向シフト用の
データの配線を引き廻す必要があることのため、パター
ン面積が大きくなるという間」点があった。

本発明は前記従来技術が持っていた問題点として、Ｄ−
ＦＦを用いて双方向シフトレジスタを構成したときの低
速動作の点と、パターン面積が大きくなる点について解
決した双方向Ｄ−ＦＦを提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、クロ・ソクドパ
ルスの立上がり時に入力デニタが出力端子に記憶される
双方向Ｄ−ＦＦにおいて、第１と第２の入出力端子間に
順次直列に接続された第１のトランスファゲート、第１
のクロ・ソクドバッファ、第２のトランスファゲートお
よび第２のクロックドパ・ソファと、前記第２および第
１のトランスファゲートにそれぞれ逆並列に接続された
第３および第４のクロ・ツクドパ・ソファと、前記第２
および第１のクロックドバッファにそれぞれ並列に接続
された第３および第４のトランスファゲートとを備え、
クロックパルスに基づき前記第１．第２゜第３および第
４のトランスファゲートをオン、オフ制御すると共に、
データの転送方向切替用制御信号に基づき前記第１．第
２．第３および第４のタロツクドパ・ソファをオ〉′、
オフ制御するようにしたものである。

（作　用） 本発明によれば、以上のように双方向ｒ）−ＦＦを構成
したので、第１および第２のクロックドパ・ソファは右
方向のデータ転送を、第３および第４のクロックドパ・
ソファは左方向のデータ転送を行なう。右方向のデータ
転送時において、第１および第２のトランスファゲート
はデータの取込みとその出力を行い、その際に第３およ
び第４のトランスファゲートがデータの保持を行う。左
方向のデータ転送時において、第３および第４のトラン
スファゲートはデータの取込みその出力を行い、その際
に第１および第２のトランスファゲートがデータの保持
を行う。これらデータの転送方向は制御信号で切替られ
、双方向のデータ転送が可能になる。従ってこのような
双方向Ｄ−ＦＦを用いて双方向シフトレジスタを構成す
れば、各Ｄ−ＦＦ間における遅延時間の除去と、配線の
引き廻しをなくすことが可能となり、前記問題点を除去
できるのである。

（実施例） 第１図は本発明の実施例を示す双方向Ｄ−ＦＦの回路図
である。

この双方向Ｄ−ＦＦは、シリアルデータＤを入力または
シリアルデータＱを出力する２個の第１および第２の入
出力端子２０ａ　、　２０ｂ　、クロ・ツクパルスφを
入力するタロツク端子２０Ｃ１および右または左の転送
方向制御を行う制御信号Ｒ／Ｌを入力する制御端子２０
ｄを有し、それらの端子２０ａ　、　２０ｂ　。

２０ｃ　、　２０ｄには第１〜第４のトランスファゲー
ト２１−１〜２１−４、第１〜第４のクロ・ツクドパ・
ソファ２２−１〜２２−４、インバータ２３−１．２３
−２．２４−１．２４−２が接続されている。

各トランスファゲート２１−１〜２１−４は入力端子２
ｌ−１ａ　〜２ｌ−４ａ　、出力端子２ｌ−１ｂ　〜２
ｌ−４ｂ　、及び制御端子２ｌ−ＩＣ−２ｌ−４ｃをそ
れぞれ有し、同様に各クロ・ツクドパ・ソファ２２−１
〜２２−４も入力端子２２−１ａ　〜２２−４ａ　、出
力端子２２−１ｂ　〜２２−４ｔ）　、及び制御端子２
２−１ｃ〜２２−４Ｃをそれぞれ有している。

これらトランスファゲート２１−１〜２１−４及びクロ
・ツクドパ・ソファ２２−１〜２２−４は、その制御端
子２ｌ−１ｃ〜２ｌ−４ｃ　、　２２−１ｃ　〜２２−
４ｃのＨレベルでオン状態、し、レベルでハイインピー
ダンスのオフ状態なるゲートである。第１と第２の入出
力端子２０ａ　、　２Ｏｂ間には順次節１のトランスフ
ァゲート２１−１、第１のクロックドバッファ２２−１
、第２のトランスファゲート２１−２、及び第２のクロ
・ツクドパ・ソファ２２−２が順方向に直列に接続され
、さらに第２と第１の入出力端子２０ｂ　、　２０ａ間
には順次節３のトランスファゲート２１−３、第３のタ
ロツクドパ・ソファ２２−３、第４のトランスファゲー
ト２１−４、及び第４のクロックドバッファ２２−４が
ｊ順方向に直列に接続されている。

クロック端子２０ｃにはそれに直列にインバータ２３−
１．２３−２が接続され、そのインバータ２３−１の出
力側が第１および第３のトランスファゲート２１−１゜
２１−３の制御端子２ｌ−１ｃ　、　２ｌ−３ｃに接続
されると共に、そのインバータ２３−２の出力側が第２
および第４のトランスファゲート２１−２．２１−４の
制御端子２ｌ−２ｃ　、　２ｌ−４ｃに接続されている
。また、制御端子２０（Ｉにはそれに直列にインバータ
２４−１．２４−２が接続され、そのインバータ２４−
１の出力側が第３および第４のクロックドバッファ２２
−３．２２−４の制御端子２２−３ｃ　、　２２−４ｃ
に、そのインバータ２４−２の出力側が第１および第２
のタロックドインバータ２２−１．２２−２のＩＩＩｔ
Ｘｌ端子２２−１ｃ　、　２２−２ｃにそれぞれ接続さ
れている。

以上の構成において、右方向シフトと左方向シトのとき
の動作を説明する。

（ａ）右方向シフト時の動作 制御端子２０Ｃ１に与える制御信号Ｒ／ＬをＨレベルに
すると、それがインバータ２４−１で反転させてＬ７レ
ベルの信号がクロックドバッファ２２−３．２２−４の
制御端子２２−３ｃ　、　２２−４ｃに与えられ、さら
にインバータ２４−２で反転されてＨレベルの信号がク
ロックドバッファ２２−１．２２−２の制御端子２２−
１ｃ　。

２２−２ｃに与えられるなめ、タロツクドパ・ソファ２
２−１．２２−２が通常のバ・ソファゲート動作を行う
と共に、クロ・ソクドバッファ２２−３．２２−４の出
力端子２２−３ｂ　、　２２−仙がハイインピーダンス
状態となる。

クロック端子２０ｃに入力されるクロックパルスφがＬ
レベルの時、それがインバータ２３−１で反転されてト
ランスファゲート２１−１．２１−３の制御端子２ｌ−
１ｃ　、　２ｌ−３ｃに与えられるなめ、そのトランス
ファゲート２１−１．２１−３がオフ状態になると共に
、インバータ２３−２でさらに反転された信号がトラン
スファゲート２１−２．２１−４の制御端子２ｌ−２ｃ
　。

２ｌ−４ｃに与えられそのトランスファゲート２１−２
゜２１−４がハイイ〉・ピーダンス状態になる。トラン
スファゲート２１−１がオン状態になると、入出力端子
２０ａの入力シリアルデータＤがそのトランスファゲー
ト２１−１を通してクロックドバッファ２２−１の入力
端子２２−１ａに与えられる。クロックドバッファ２２
−１はバ・ソファ動作を行い、スレーブのトランスフア
ゲ−）２１−２の入力端子２ｌ−２ａへデータＤを与え
る。

クロックパルスφがＬレベルからＨレベルになると、ト
ランスフイゲート２１−Ｌ　２１−３がハイインピーダ
ンス状態になると共に、トランスファゲート２１−２．
２１−４がオフ状態になるため、データＤがそのトラン
スファゲート２１−２及びクロックドパ・ソファ２２−
２を通して入出力端子２０ｂからデータＱの形で出力さ
れると共に、オン状態のトランスファゲート２１−４が
データＤを帰還してそれを保持する。

クロックパルスφがＨレベルからＬレベルになると、入
出力端子２０ａに与えられたデータＤがトランスファゲ
ート２１−１及びクロックドパ・ソファ２２−１へ読込
まれると共に、トラ〉・スフテゲート２１−３がオン状
態になりデータＤを帰還してそれを保持する。

（１））左方向シフト時の動作 制御信号Ｒ／１．をＬレベルにすることにより左方向シ
フトになり、クロ・ツクドパ・ソファ２２−３．２２−
４がオンして通常のバ・ソファゲート状態になると共に
、バ・ソファゲート２２−１．２２−２がハイインピー
ダンス状態となる。

タロツクバフレスφがＬレベｌしのとき、トランスファ
ゲート２１−１．２１−３がオン状態、トランスファゲ
ート２１−２．２１−４がオフ状態になるなめ、入出力
端子２０ｂの入力シリアルデータＤがトランスファゲー
ト２１−３及びクロ・ツクドパ・ソファ２２−３へ与え
られる。クロックパルスφがＬレベルからＦ（レベルに
なると、トランスファゲート２１−１．２１−３がハイ
インピーダンス状態、トランスファゲート２１−２゜２
１−４がオン状態になるなめ、前記データＤがトランス
ファゲート２１−４及びクロ・ツクドパ・ソファ２２−
４側へ伝送される。すなわち、クロ・ツクドパ・・ｌノ
ア２２−３はバッファ動作を行ない、Ｈレベル信号また
はＬレベル信号のインピーダンス変換等を行ってそれを
トランスファゲート２１−４の入力端子２１−４ａへ伝
える。すると、トランスファゲート２１−４は読込まれ
たデータＤをクロックドバッファ２２−４を通してデー
タＱの形で入出力端子２０ａへ出力する。

それと同時にオン状態のトランスファゲート２１−２が
データＤを帰還し、それを保持する。

クロ・ツクパルスφが■］レベルからＬレベルになると
、トランスファゲート２１−１．２１−３がオン状態、
トランスファゲート２１−２．２１−４がハイイ〉・ピ
ーダンス状態になるため、入出力端子２０ｂへ供給され
たデータＤがトランスファゲート２１−３を通してクロ
・ソクドバッファ２２−３へ伝送されると共に、オン状
態のトランスファゲート２１−１がデータＱを帰還しそ
れを保持する。

本実施例のＤ　−ＦＦ２０では、従来の第２図における
マスク側及びスレーブ側のバ・ソファ３−１　、３−２
をクロックドバッファ２２−１．２２−２に代えると共
に、第２図のマスク側及びスレーブ側のトランスフアゲ
−）２−１　、２−２に相当する第１図のトランスファ
ゲート２１−１．２２−２にクロックドバッファ２２−
３゜２２−４を逆並列に接続したので、双方向のデータ
転送が可能になる。

このような双方向Ｄ　−ＦＦ２０を用いて構成した３ビ
ツトシリアルイン・パラレルアウト用の双方向シフトレ
ジスタの構成例が第５図に示されている。　　　　。

このシフトレジスタは、右方向シリアルデータＤＲを入
力または左方向シリアルデータ０［を出力する入出力端
子３０−１、左方向シリアルデータ［）Ｌを入力または
右方向シリアルデータＯＲを出力する入出力端子３０−
２、パラレルデータ０１〜０４を出力する出力端子３１
−１〜３１−４、シフト用のクロックパルスφを入力す
るクロ・ツク端子３２、制御信号Ｒ／Ｌを入力する制御
端子３３、及び第１図の構成の３個の双方向Ｄ　−ＦＦ
２０−１〜２０−３を備えている。各Ｄ−ＦＦ２０−１
〜２０−３は、それぞれデータＤまたＱの入出力端子２
Ｏ−１ａ　〜２Ｏ−３ａ　、　２Ｏ−１ｂ　〜２Ｏ−３
ｂ　、タロツク端子２Ｏ−１ｃ〜２Ｏ−３ｃ　、及び制
御端子２Ｏ−１ｄ〜２Ｏ−３ｄを有し、それらの入出力
端子２Ｏ−１ａ〜２Ｏ−３ａ　。

２Ｏ−１ｂ〜２Ｏ−３ｂが２つの入出力端子３０−１．
３０−２間に直列に接続されている。出力端子３１−１
〜３１−３はＤ　−ＦＦ２０−１〜２０−３の各入出力
端子２Ｏ−１ａ　〜２Ｏ−３ａ側から引出され、さらに
出力端子３１−４が後段の入出力端子２Ｏ−３ｂから引
出されている。クロック端子３２はＤ−ＦＦ２０−１〜
２０−３の各クロ・ツク端子２Ｏ−１ｃ〜２Ｏ−３Ｃに
接続されると共に、制御端子３３が各制御端子２Ｏ−１
ｄ〜２Ｏ−３ｄに接続されている。

第５図のタイムチャートを示す第６図を参照しつつ第５
図の右方向シフト動作及び左方向シフト動作を説明する
。

第５図の一方の入出力端子３０−１は右方向シフト時に
データ入力端子で、左方向シフト時にデータ出力端子に
なる。同様に他方の入出力端子３０−２は左方向シフト
時にデータ入力端子で、右方向シフト時にデータ出力端
子になる。

（１）右方向シフト動作 制御端子３３にＨレベルの制御信号Ｒ／Ｌが供給され、
それが各Ｄ　−ＦＦ２０−１〜２０−３の制御端子２Ｏ
−１ｄ〜２Ｏ−３ｄに与えられる。入出力端子３０−１
にＨレベルのシリアルデータＯＲが供給され、クロ・・
ｌり端子３２に供給されたクロックパルスφが時刻１１
１時にＬレベルからＨレベルに立上がると、Ｄ−ＦＦ２
０−１中のインバータ２３−１は一定の遅延時間経過後
、時刻［１２時にクロックパルスφの反転信号を出力し
、そによりマスク側のトランスファゲート２１−１がデ
ータＯＲを取込む。さらにＤ−ＦＦ２０−１中のインバ
ータ２３−２は時刻ｔ１２から一定の遅延時間経過後、
時刻」１３時にインバータ２３−１出力の反転信号を出
力し、それによりスレーブ側のトランスファゲート２１
−２へデータＯＲを伝送し、それをデータ０２の形で出
力端子３１−２へ出力すると共に、次段のＤ　−ＦＦ２
０−２へ与える。同様にしてクロ”／クパルスφの２回
目の立上がりによってＤ−ＦＦ２０−２はデータＱ１を
取込み、それをデータＱ２の形で出力端子３１−３へ出
力すると共に次段のＤ　−ＦＦ２０−３へ与える。

さらにクロックパルスφの３回［１の立上がりによって
Ｄ　−ＦＦ２０−３はデータＱ２を取込み、それをデー
タＱ４の形で出力端子３１−４へ出力すると共に、デー
タＯＲの形で入出力端子３０−２へ出力する。このよう
にして入力シリアルデータＤＲはクロ・ツクパルスφの
立上がりに同期してＤ　−ＦＦ２０−１〜２０−３へ順
次右方向に転送され、３ビツトのパラレルデータ０２〜
０４に変換される。

（２）左方向シフト動作 制御端子３３にＬレベルの制御信号Ｒ／Ｌが供給され、
入出力端子３０−２にＨレベルのシリアルデータＤＬが
供給されると、そのデータ叶がクロ・ツクパルスφの立
上がりに同期してＤ　−ＦＦ２０−３〜２０−１へと１
、暇次左方向に転送され、３ビ・ソトのパラレルデータ
０３〜０１に変換される。

第５図の双方向シフトレジスタでは、それを双方向Ｄ−
ＦＦ２０−１〜２０−３で構成したので、従来の切替ゲ
ート１４−１〜１４−３がない分だけ動作を早めること
ができ、さらにパターン化する場合に配線の引き廻しが
ないのでパターン面積を小さくできる。

この利点はシフト段数が多くなるほど有効になる。

（発明の効果） 以上詳細に説明したように、本発明によれば、Ｄ−ＦＦ
を少なくとも第１．第２．第３および第４のトランスフ
ァゲートと第１．第２．第３および第４のクロ・ツクド
パ・ソファとで構成しなので、制御信号によりデータの
転送方向を右方向または左方向に切替ることか可能とな
る。従ってこのような双方向Ｄ−ＦＦを用いて双方向シ
フトレジスタを構成すれば、各Ｄ−ＦＦ間におけるデー
タの遅延時間をなくして高速動作を行えると共に、配線
の引き廻しをなくしてパターン面積を小さくできる。

また、このような双方向レジスタは汎用性があるなめシ
フトレジスタ以外にも使用できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す双方向遅延型７９７１７
０７１回路（Ｄ−ＦＦ）の回路図、第２図は従来の遅延
型フリ・ソ１フロヅブ回路の回路図、第３図は第２図の
回路を用いた双方向シフトレジスタの構成図、第４図は
第３図のタイムチャート、第５図は第１図の回路を用い
た双方向シフトレジスタの構成図、第６図は第５図のタ
イムチャートである。 ２０、２０−１〜２０−３．、・・−・双方向Ｄ−ＦＦ
、２０ａ　、　２０ｂ・・・・・・第１．第２の入出力
端子、２１−１〜２１−４・・・・・・第１、第２．第
３．第４のトランスファゲート、２２−１．２２−４・
・・・・・第１．第２．第３．第４のクロックドバッフ
ァ、Ｄ・・・・・・入力データ、Ｑ・・・・・・出力デ
ータ、φ・・・・・・クロックパルス、Ｒ／Ｌ・・・・
・・制御信号。 出願人代理人　　柿　　本　　恭　　成α殆Ｌ 第３図のタイムチャート 第４図

Claims (1)

1. 【特許請求の範囲】 　第１と第２の入出力端子間に順次直列に接続された第
   １のトランスファゲート、第１のクロックドバッフア、
   第２のトランスファゲートおよび第２のクロックドバッ
   フアと、 前記第２および第１のトランスファゲートにそれぞれ逆
   並列に接続された第３および第４のクロックドバッファ
   と、 前記第２および第１のクロックドバッフアにそれぞれ並
   列に接続された第３および第４のトランスファゲートと
   を備え、 クロックパルスに基づき前記第１、第２、第３および第
   ４のトランスファゲートをオン、オフ制御すると共に、
   データの転送方向切替用制御信号に基づき前記第１、第
   ２、第３および第４のクロックドバッファをオン、オフ
   制御することを特徴とする双方向遅延型フリップフロッ
   プ回路。