JPS63171494A - アドレス選択回路 - Google Patents
アドレス選択回路Info
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- JPS63171494A JPS63171494A JP62036975A JP3697587A JPS63171494A JP S63171494 A JPS63171494 A JP S63171494A JP 62036975 A JP62036975 A JP 62036975A JP 3697587 A JP3697587 A JP 3697587A JP S63171494 A JPS63171494 A JP S63171494A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は絶縁ゲート型電界効果トランジスタ（ＭＯＳト
ランジスタも含む）を使用した半導体メモリーのアドレ
ス選択用として適するアドレス選択回路に関する。
ランジスタも含む）を使用した半導体メモリーのアドレ
ス選択用として適するアドレス選択回路に関する。
（従来の技術）
従来、半導体メモリー用アドレス選択回路として第１の
デコーダ回路と第２のデコーダ回路及びこれらの第１、
第２のデコーダ回路と接続されたバッファ回路を設け、
装置の微細化を計る技術が知られている。
デコーダ回路と第２のデコーダ回路及びこれらの第１、
第２のデコーダ回路と接続されたバッファ回路を設け、
装置の微細化を計る技術が知られている。
例えば、１９７７年２月１０日に開催された国際会議ｒ
Ｉ Ｅ Ｅ Ｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５
ｏｌｉｄ−９ｔａｔｅＣ１ｒｃｕｉｔｓ Ｃｏｎｆ’ｅ
ｒｅｎｃｅ Ｊの予稿集ｒＤＩＧＩＥｓＴ ０ＰＴＥＣ
ＩＩＮＩＣＡＬ ＰＡＰＥＲ８Ｊ １３項に所載された
回路図を第１図に示す。
Ｉ Ｅ Ｅ Ｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５
ｏｌｉｄ−９ｔａｔｅＣ１ｒｃｕｉｔｓ Ｃｏｎｆ’ｅ
ｒｅｎｃｅ Ｊの予稿集ｒＤＩＧＩＥｓＴ ０ＰＴＥＣ
ＩＩＮＩＣＡＬ ＰＡＰＥＲ８Ｊ １３項に所載された
回路図を第１図に示す。
このアドレス選択回路は、５ビツトのアドレス信号（３
）が入力される第１のデコーダ回路（１）と、２ビツト
のアドレス信号（４）が入力される第２のデコーダ回路
と、これら第１、第２のデコーダ回路と接続されたバッ
ファ回路とから構成されている。
）が入力される第１のデコーダ回路（１）と、２ビツト
のアドレス信号（４）が入力される第２のデコーダ回路
と、これら第１、第２のデコーダ回路と接続されたバッ
ファ回路とから構成されている。
（発明が解決しようとする問題点）
しかしながら、この様な行選択回路では、副デコーダ＜
１ ０Ｆ ４８ＥＬＥＣＴＩＯＮ）が非選択状態の場
合トランジスタＴ６は非導通状態となり、行線（ＲＯＷ
５ＥＬＥＣＴ）は接地されていないフローティング状
態となってしまう。この様なフローティング状態では、
行線は電源（接地）端子と続されていないため一定電位
を保つことが非常に困難である。
１ ０Ｆ ４８ＥＬＥＣＴＩＯＮ）が非選択状態の場
合トランジスタＴ６は非導通状態となり、行線（ＲＯＷ
５ＥＬＥＣＴ）は接地されていないフローティング状
態となってしまう。この様なフローティング状態では、
行線は電源（接地）端子と続されていないため一定電位
を保つことが非常に困難である。
特に、行線の付近に設けた他の配線の電位が変化すると
、行線の電位も容量結合により変化しやすく、そのため
行線非選択の際誤動作を起こすという問題が生じる。
、行線の電位も容量結合により変化しやすく、そのため
行線非選択の際誤動作を起こすという問題が生じる。
上記問題点に対し、本願発明はアドレス非選択の際の誤
動作を防止することを目的とする。
動作を防止することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明のアドレス選択回路は、ｉ個のアドレス信号を
入力する第１のデコーダ回路と、ｎ −１個のアドレス
信号を入力する第２のデコーダ回路と、第１のデコーダ
回路が非選択状態の場合及び第１のデコーダ回路が選択
状態でかつ第２のデコーダ回路が非選択状態の場合アド
レス選択回路出力端を接地レベルとする接地手段とを具
備したものである。
入力する第１のデコーダ回路と、ｎ −１個のアドレス
信号を入力する第２のデコーダ回路と、第１のデコーダ
回路が非選択状態の場合及び第１のデコーダ回路が選択
状態でかつ第２のデコーダ回路が非選択状態の場合アド
レス選択回路出力端を接地レベルとする接地手段とを具
備したものである。
（作 用）
この発明の半導体記憶装置では、ｉ個のアドレスを入力
する第１のデコーダ回路と、ｎ−ｉ個のアドレスを入力
する第２のデコーダ回路とを設け、アドレス入力Ａ１〜
Ａ で２ｎ個以内のアドレス選択を行なうアドレス選択
回路において、アドレス非選択の際、そのアドレス選択
回路出力端を確実に接地電位とする。
する第１のデコーダ回路と、ｎ−ｉ個のアドレスを入力
する第２のデコーダ回路とを設け、アドレス入力Ａ１〜
Ａ で２ｎ個以内のアドレス選択を行なうアドレス選択
回路において、アドレス非選択の際、そのアドレス選択
回路出力端を確実に接地電位とする。
（実施例）
以下第２図を参照して本発明の一実施例を説明する。図
中２１は第１のデコーダ回路、２２は第２のデコーダ回
路、２３はバッファ回路である。
中２１は第１のデコーダ回路、２２は第２のデコーダ回
路、２３はバッファ回路である。
更に、バッファ回路２３には、第１のデコーダ回路が非
選択状態の場合及び第１のデコーダ回路が選択状態でか
つ前記第２のデコーダ回路が非選択状態の場合アドレス
選択回路出力端を接地レベルとする接地手段とが含まれ
る。バッファ回路−２３では、電源ＶＣと出力端３２と
の間にｌ型トランジスタ３３、Ｄ型トランジスタ３４を
直列接続し、出力端３１．３２間にはＥ型トランジスタ
３５を接続する。また電源ＶＣと出力端３Ｂとの間には
■型トランジスタ３７．ｐ型トランジスタ３８を直列接
続し、出力端３６と接地間にはＥ型トランジスタ３９を
接続する。トランジスタ３５．３７のゲートは出力端２
５に接続し、トランジスタ３８のゲートは出力端２８に
接続し、トランジスタ３９のゲートは出力端３２に接続
する。出力端３６は例えばセルアレイの一つの行線に接
続される。
選択状態の場合及び第１のデコーダ回路が選択状態でか
つ前記第２のデコーダ回路が非選択状態の場合アドレス
選択回路出力端を接地レベルとする接地手段とが含まれ
る。バッファ回路−２３では、電源ＶＣと出力端３２と
の間にｌ型トランジスタ３３、Ｄ型トランジスタ３４を
直列接続し、出力端３１．３２間にはＥ型トランジスタ
３５を接続する。また電源ＶＣと出力端３Ｂとの間には
■型トランジスタ３７．ｐ型トランジスタ３８を直列接
続し、出力端３６と接地間にはＥ型トランジスタ３９を
接続する。トランジスタ３５．３７のゲートは出力端２
５に接続し、トランジスタ３８のゲートは出力端２８に
接続し、トランジスタ３９のゲートは出力端３２に接続
する。出力端３６は例えばセルアレイの一つの行線に接
続される。
次に第２図の回路動作を説明する。この回路ではデコー
ダ２１．２２の選択／非選択の組み合わせにより、バッ
ファ２３の選ばれ方は以下に示すように４通りできる。
ダ２１．２２の選択／非選択の組み合わせにより、バッ
ファ２３の選ばれ方は以下に示すように４通りできる。
（１） デコーダ２１．２２共に選択された場合：端
子２５．２８共に“１′、端子３１は“θ″となるため
、端子３２は“０”となる。従って出力３６はトランジ
スタ３７．３８を介して電源ＶＣと接続されてａ 、１
ｅとなり、選択状態となる。
子２５．２８共に“１′、端子３１は“θ″となるため
、端子３２は“０”となる。従って出力３６はトランジ
スタ３７．３８を介して電源ＶＣと接続されてａ 、１
ｅとなり、選択状態となる。
（２）デコーダ２１が選択、デコーダ２２が非選択の場
合：端子２５は１”であるが端子２８は“Ｑ １１、端
子３１は“１”となり、トランジスタ３５はカットオフ
するため、端子３２は°１°となり、出力端３６は“０
゛となって非選択状態となる。
合：端子２５は１”であるが端子２８は“Ｑ １１、端
子３１は“１”となり、トランジスタ３５はカットオフ
するため、端子３２は°１°となり、出力端３６は“０
゛となって非選択状態となる。
（３）デコーダ２１が非選択、デコーダ２２が選択され
た場合：端子２５が“Ｏ”、端子２８が“１”、端子３
１が“０”となり、トランジスタ３５はカットオフする
ため、端子３２は“１”、従って出力端３６は“Ｏｏと
なり、非選択状態となる。
た場合：端子２５が“Ｏ”、端子２８が“１”、端子３
１が“０”となり、トランジスタ３５はカットオフする
ため、端子３２は“１”、従って出力端３６は“Ｏｏと
なり、非選択状態となる。
（４）デコーダ２１．２２が共に非選択の場合：端子２
５．２８が共に°０”、端子３１は“１”となり、端子
３２が“１”、トランジスタ３７゜３８がオフとなるた
め、出力端３６は“０″となり、非選択状態となる。
５．２８が共に°０”、端子３１は“１”となり、端子
３２が“１”、トランジスタ３７゜３８がオフとなるた
め、出力端３６は“０″となり、非選択状態となる。
以上の動作をまとめると次表のようになる。
しかしてパワーダウン時（チップ非選択時でパワーを極
小化する時）には、すべてのアドレス入力Ａ１〜Ａ （
正信号、反転信号を含む）を“０°、信号ＣＬを“０”
とすれば、端子２５゜２８は共に“１”、端子３１は“
０１となり、端子３２は０°、従って出力端３６は０１
１となり、この選択回路の消費電流は、ｌ型トランジス
タ３３のリーク分と、Ｄ型トランジスタ２９で流れる電
流のみである。このトランジスタ２９においてもパワー
ダウンしたい場合には、該トランジスタ２９のドレイン
と電源ＶＣとの間にトランジスタ３３のような■型トラ
ンジスタを介挿すればよい。
小化する時）には、すべてのアドレス入力Ａ１〜Ａ （
正信号、反転信号を含む）を“０°、信号ＣＬを“０”
とすれば、端子２５゜２８は共に“１”、端子３１は“
０１となり、端子３２は０°、従って出力端３６は０１
１となり、この選択回路の消費電流は、ｌ型トランジス
タ３３のリーク分と、Ｄ型トランジスタ２９で流れる電
流のみである。このトランジスタ２９においてもパワー
ダウンしたい場合には、該トランジスタ２９のドレイン
と電源ＶＣとの間にトランジスタ３３のような■型トラ
ンジスタを介挿すればよい。
第３図は、第２図のアドレス数ｎｍ６、ｉｍ４とした場
合の具体例である。この場合節１のデコーダ２１の数は
２’−１６個、第２のデコーダ２２の数は２２−４個、
バッファ回路２３及びその出力端子（行線）は２６−６
４個となるが、第３図では第１のデコーダ２２１個分に
ついて示しである。ここでデコーダ２２とバッファ２３
は複数個用いるが、それぞれ構成は対応するので、対応
個所には同一符号をを用い、適宜添付のみ変えて重複す
る説明は省略する。第２図の場合の相異するのは、バッ
ファ２３１〜２３４のトランジスタ３４１〜３４４のド
レインをすべてトランジスタ３３のソースに共通接続し
ていることであるが、この方がレイアウト上好都合であ
り、意味は全く同じである。またこの回路における動作
波形図の一例を第４図に示す。この回路の場合、アドレ
ス入力Ａ１＋ λ１〜Ａ、、Ａ、とＡファ２３１．２３
２．・・・を選択するものである。
合の具体例である。この場合節１のデコーダ２１の数は
２’−１６個、第２のデコーダ２２の数は２２−４個、
バッファ回路２３及びその出力端子（行線）は２６−６
４個となるが、第３図では第１のデコーダ２２１個分に
ついて示しである。ここでデコーダ２２とバッファ２３
は複数個用いるが、それぞれ構成は対応するので、対応
個所には同一符号をを用い、適宜添付のみ変えて重複す
る説明は省略する。第２図の場合の相異するのは、バッ
ファ２３１〜２３４のトランジスタ３４１〜３４４のド
レインをすべてトランジスタ３３のソースに共通接続し
ていることであるが、この方がレイアウト上好都合であ
り、意味は全く同じである。またこの回路における動作
波形図の一例を第４図に示す。この回路の場合、アドレ
ス入力Ａ１＋ λ１〜Ａ、、Ａ、とＡファ２３１．２３
２．・・・を選択するものである。
一般に微細高密度化されたメモリーでは、デコーダ部で
多くのパワーを消費し、またパターンレイアウトも困難
となるが、本実施例の如き構成とすれば、アドレス選択
回路の出力端子６４個に対し、第１のデコーダ数は１６
個と個数が１／４となり、パワーを低減できると共に、
素子数の減少でパターンレイアウト上も都合が良くなる
。また第２のデコーダ２２１〜２２４は適宜セルアレイ
外の周辺部のすき間にレイアウトできるため、デコーダ
ブロックを小さく形成でき、チップサイズの縮少化に役
立つ。なお本実施例では第２のデコーダ数を４個のみと
したが、これはパワー及びレイアウトの都合で決まるも
ので、特に上記個数に制限されるものではない。
多くのパワーを消費し、またパターンレイアウトも困難
となるが、本実施例の如き構成とすれば、アドレス選択
回路の出力端子６４個に対し、第１のデコーダ数は１６
個と個数が１／４となり、パワーを低減できると共に、
素子数の減少でパターンレイアウト上も都合が良くなる
。また第２のデコーダ２２１〜２２４は適宜セルアレイ
外の周辺部のすき間にレイアウトできるため、デコーダ
ブロックを小さく形成でき、チップサイズの縮少化に役
立つ。なお本実施例では第２のデコーダ数を４個のみと
したが、これはパワー及びレイアウトの都合で決まるも
ので、特に上記個数に制限されるものではない。
第５図は本発明の他の実施例であり、これは、第２のデ
コーダ２２の正出力、反転出力はこの図の如く別々のＮ
ＯＲ回路で得ても意味は全く同じであることを示したも
のである。
コーダ２２の正出力、反転出力はこの図の如く別々のＮ
ＯＲ回路で得ても意味は全く同じであることを示したも
のである。
第６図は本発明の更に他の実施例を示すものであり、こ
れはパワーダウン時に出力端子（行線）３６が“０”と
なる場合の例である。即ち第１のデコーダ２１′の負荷
トランジスタ２４゛のドレインと電源ＶＣとの間に、信
号ＣＬをゲート入力するｌ型トランジスタ５１を介挿し
、バッファ２３″のインバータの負荷トランジスタ３４
′のドレインを直接電源ＶＣに接続したものである。
れはパワーダウン時に出力端子（行線）３６が“０”と
なる場合の例である。即ち第１のデコーダ２１′の負荷
トランジスタ２４゛のドレインと電源ＶＣとの間に、信
号ＣＬをゲート入力するｌ型トランジスタ５１を介挿し
、バッファ２３″のインバータの負荷トランジスタ３４
′のドレインを直接電源ＶＣに接続したものである。
この回路の読み出し動作時は、第２図の場合と全く同様
である。パワーダウン時アドレスＡｔ〜Ａ、のすべてを
１”に、Ａ、 〜Ａ のすｌ
ｔ＋１ ｎべてを“０”に、信号ＣＬを“０”
とすれば、端子２５は“Ｏ”、端子３２．２８は“１°
、出力端子３６はｍＯ”となる。但しこの場合は、第２
図の場合と比較すると、スピードは着干遅くなるもので
ある。
である。パワーダウン時アドレスＡｔ〜Ａ、のすべてを
１”に、Ａ、 〜Ａ のすｌ
ｔ＋１ ｎべてを“０”に、信号ＣＬを“０”
とすれば、端子２５は“Ｏ”、端子３２．２８は“１°
、出力端子３６はｍＯ”となる。但しこの場合は、第２
図の場合と比較すると、スピードは着干遅くなるもので
ある。
なお本発明は上記実施例のみに限定されるものではなく
、例えば第１、第２のデコーダでバッフアロ路を選択し
たのを、２個以上のデコーダで選択するようにしてもよ
い。また実施例ではアドレス入力Ａ１〜Ａ、を用いた側
を第１のデコーダ、Ａ、 〜Ａ を用いた側を第２の
デコーダとしｔ＋１ ｎ たが、その逆の関係としてもよい。またアドレス選択時
Ａ１％Ａ で２ｎ個のアドレスを全て選択するように
したが、アドレス数が丁度２ｎ個でない場合（２°個に
満たない）でも本発明を適用できる。また回路素子例え
ば負荷素子り型トランジスタのみでなく、Ｅ型トランジ
スタ、■型トランジスタで構成してもよい等、種々の応
用が可能である。
、例えば第１、第２のデコーダでバッフアロ路を選択し
たのを、２個以上のデコーダで選択するようにしてもよ
い。また実施例ではアドレス入力Ａ１〜Ａ、を用いた側
を第１のデコーダ、Ａ、 〜Ａ を用いた側を第２の
デコーダとしｔ＋１ ｎ たが、その逆の関係としてもよい。またアドレス選択時
Ａ１％Ａ で２ｎ個のアドレスを全て選択するように
したが、アドレス数が丁度２ｎ個でない場合（２°個に
満たない）でも本発明を適用できる。また回路素子例え
ば負荷素子り型トランジスタのみでなく、Ｅ型トランジ
スタ、■型トランジスタで構成してもよい等、種々の応
用が可能である。
［発明の効果］
−以上説明した如く本発明によれば、ｉ個のアドレスを
入力する第１のデコーダ回路と、ｎ−Ｌ個のアドレスを
入力する第２のデコーダ回路とを設け、アドレス入力Ａ
１〜Ａ で２ｎ個以内のアドレス選択を行なうアドレス
選択回路において、アドレス非選択の際、それに対応す
るワード線の電位の不安定さにより誤動作を生じること
がない。
入力する第１のデコーダ回路と、ｎ−Ｌ個のアドレスを
入力する第２のデコーダ回路とを設け、アドレス入力Ａ
１〜Ａ で２ｎ個以内のアドレス選択を行なうアドレス
選択回路において、アドレス非選択の際、それに対応す
るワード線の電位の不安定さにより誤動作を生じること
がない。
第１図は従来のアドレス選択回路図、第２図は本発明の
一実施例の回路図、第３図は同回路を実際の使用に供し
た場合の具体例を示す回路図、第４図は同回路の動作を
示す信号波形図、第５図、第６図は本発明の他の実施例
を示す回路図である。 １１・・・接地手段、２１・・・第１のデコーダ回路、
２２・・・第２のデコーダ回路、２３・・・バッファ回
路、３６・・・アドレス選択回路出力端。
一実施例の回路図、第３図は同回路を実際の使用に供し
た場合の具体例を示す回路図、第４図は同回路の動作を
示す信号波形図、第５図、第６図は本発明の他の実施例
を示す回路図である。 １１・・・接地手段、２１・・・第１のデコーダ回路、
２２・・・第２のデコーダ回路、２３・・・バッファ回
路、３６・・・アドレス選択回路出力端。
Claims (3)
- （１）アドレス入力Ａ＿１〜Ａ＿ｎで２＾ｎ個以内のア
ドレス選択を行なうアドレス選択回路において、ｉ（ｉ
は自然数でｉ＜ｎ）個のアドレス入力に基づいて出力論
理レベルを選択する第１のデコーダ回路と、ｎ−ｉ個の
アドレス入力に基づいて出力論理レベルを選択する第２
のデコーダ回路と、前記第１のデコーダ回路が非選択状
態の場合及び前記第１のデコーダ回路が選択状態でかつ
前記第２のデコーダ回路が非選択状態の場合アドレス選
択回路出力端を接地レベルとする接地手段とを具備した
ことを特徴とするアドレス選択回路。 - （２）前記接地手段は、前記第１のデコーダ回路の出力
により前記第２のデコーダ回路の出力を制御するスイッ
チングトランジスタを含む特許請求の範囲第１項記載の
アドレス選択回路。 - （３）前記接地手段がバッファ回路に含まれる前記特許
請求の範囲第１項及び第２項記載のアドレス選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036975A JPS63171494A (ja) | 1987-02-20 | 1987-02-20 | アドレス選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036975A JPS63171494A (ja) | 1987-02-20 | 1987-02-20 | アドレス選択回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54128392A Division JPS6032913B2 (ja) | 1979-10-04 | 1979-10-04 | アドレス選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63171494A true JPS63171494A (ja) | 1988-07-15 |
| JPH0522319B2 JPH0522319B2 (ja) | 1993-03-29 |
Family
ID=12484756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036975A Granted JPS63171494A (ja) | 1987-02-20 | 1987-02-20 | アドレス選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63171494A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968631A (ja) * | 1972-11-06 | 1974-07-03 | ||
| JPS5458321A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Ram semiconductor integrated circuit |
-
1987
- 1987-02-20 JP JP62036975A patent/JPS63171494A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968631A (ja) * | 1972-11-06 | 1974-07-03 | ||
| JPS5458321A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Ram semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522319B2 (ja) | 1993-03-29 |
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