JPS63180285A

JPS63180285A - 位相検波回路

Info

Publication number: JPS63180285A
Application number: JP62010097A
Authority: JP
Inventors: Kazuo Konishi; 和夫小西; Ko Koyama; 小山　鋼
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-01-21
Filing date: 1987-01-21
Publication date: 1988-07-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はデジタルテレビジョン信号処理回路等に使用
される位相検波回路に関する。

（従来の技術）デジタルテレビジョン受像機やデジタルビデオテープレ
コーダには、各種の箇所に位相検波回路が用いられてい
る。第４図は、従来のデジタル自動位相検波（ＡＰＣ）
回路の構成を示すもので、第５図はその動作を説明する
ためのタイミングチャートである。この位相検波回路は
例えば、デジタル色信号処理部の色同期回路に用いられ
るもので、入力端子１１にはデジタル化された色信号が
供給される。通常ビデオ信号は、４ｆｓｃのクロックで
サンプリングされており、クロックは、バースト信号の
±１軸、±Ｑ軸に位相同期されている。

バースト信号は、ラッチ回路１２で周波数２ｆｓｃのサ
ンプリングクロックｓ４でサンプリングされ、ノードｎ
１に出力される。ノードｎ１の信号は、極性選択のため
のスイッチｓｗｌの一方の入力ノードに供給されるとと
もに、インバータ１３を介してスイッチｓ　ｗ　ｌの他
方の入力ノードに供給される。スイッチｓｗｌは、その
出力を次段の積分器で積分処理する場合に、入力データ
の極性を整えるためのものである。積分器は、加算器１
４、飽和回路１５、ラッチ回路１６とから成り、加算器
１４は、ラッチ回路１６の出力とスイッチｓｗ１からの
出力を加算する。この積分器は、水平周期のバースト期
間に先行してまずラッチ回路１６がクリアされ、クロッ
クｓ４により駆動されバースト期間に積分動作を得る。

積分器の出力は、水平周期で得られるクロックｓ５のタ
イミングでラッチされ、例えば電圧制御発振器の周波数
制御データとして用いられる。

第５図は上記の位相検波回路の動作を示すタイミングチ
ャートであり、同図（ａ）は、４ｆｓｃのサンプリング
クロック、同図（ｂ）は２ｆｓｃのクロックＳ４である
。また同図（Ｃ）はｆｓｃのクロックでスイッチｓｗｌ
を制御するとともに、加算器１４にキャリーを入力させ
るクロックである。

さらに同図（ｄ）は、位相検波処理の開始タイミングを
設定するクロックであり水平周期でラッチ回路１６にク
リアパルスとして供給される。また同図（ｅ）は、検波
出力を１水平期間ホールドするためにラッチ回路１７に
ラッチパルスとして供給される。さらに同図（ｆ）は、
パーストゲート期間に得られるクロックであり、バース
トフラッグクロックＢＦとして用いられる。同図（ｇ）
は、ノードｎ１の信号と、スイッチｓ　ｗ　１を制御す
るクロックｓ３の位相関係を示している。クロックＳ３
が“Ｈ”のタイミングで、スイッチｓ１はインバータ１
３側の出力を選択するので、出力は正極性に整えられる
。同図（ｈ）は、ノードｎ２の出力データの変化状況を
示している。また同図（ｉ）は、ラッチ回路１７の出力
データである。

（発明が解決しようとする問題点）第６図は、上記した位相検波回路によって、内部クロッ
クが位相制御され、収束していく状況を示している。−
９０°〜＋９０°の位相差がある場合には、第６図（ａ
）の入力信号に対して、同図（ｂ）の矢印のような方向
に位相変化して丸印の位相に収束する。同図（Ｃ）は９
０°〜２７０°の位相差があった場合の収束方向を示し
ている。

ところで、上記の収束方向を見た場合、−９０’〜＋９
０°の位相差に対しては比較的早く収束が得られ位相ロ
ックまでの時間が短いが、９０″〜２７０°の位相差が
あった場合、収束の為の位相制御データが収束点に対応
する位相制御データから離れる方向に変化して行くため
に（最終的には収束点に向かう）、位相ロックが得られ
るまでに時間がかかる。

そこで、この発明は、位相ロックのために収束する時間
を短縮することのできる位相検波回路を提供することを
目的とする。

［発明の構成］（問題点を解決するための手゛段）この発明は、所定の到来周期で到来する交流信号をデジ
タル化した基準信号を該交流信号の２の倍の周波数のサ
ンプリングパルスでサンプリングするサンプリング手段
と、このサンプリング手段の出力を極性反転したものと
、非反転のものとを制御信号に応じて選択し、前記サン
プリングパルスと同じ周波数で動作する積分回路に供給
するスイッチ手段と、前記積分回路の出力を前記到来周
期の前記基準信号期間にタッチするラッチ手段とを具備
した位相検波回路において、前記スイッチ手段の選択動
作を制御する前記制御信号の発生手段は、前記サンプリ
ングパルスと同じ周波数の切換えパルスが一方の入力に
供給されるイクスクルーシブオア回路と、前記基準信号
の上位数ビットが入力され、このデータを前記基準信号
の１周期に２回サンプルし、サンプルデータの減算処理
をおこない、その結果の最上位ビットを前記イクスクル
ーシブオア回路の他方の入力に供給してこのイクスクル
ーシブオア回路から出力される前記制御信号の位相を制
御する比較位相調整手段とを具備した構成とするもので
ある。

（作用）上記の位相比較手段により、位相比較すべき信号の最初
の位相関係がどのような関係にあっても、イクスクルー
シブオア回路から出力されるスイッチ制御信号の位相は
、積分器に入力するデータが積分効率の良い極性となる
ように制御され、収束時間が短縮される。

（実施例）以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、従来と異なる点は
、スイッチｓ　ｗ　ｌを制御するための制御信号を発生
する回路が異なる。従って、第４図に示した従来の回路
と同じ部分には同じ符号を付して説明する。この発明の
場合、入力端子１１の信号の一部、例えば上位３ビツト
がラッチ回路２１．２２に供給される。このラッチ回路
２１．２２のラッチタイミングは、インバータ２３、ラ
ッチ回路２４、アンド回路２５、ラッチ回路２６．２７
によるタイミング回路により規定される。今、ラッチ回
路２４と、インバータ２３に第２図（ｂ）に示すバース
トフラッグを供給し、ラッチ回路２４をクロックｓ３（
第２図（ａ）に示す）でラッチすると、アンド回路２５
からは第２図（Ｃ）に示す出力が得られる。そして、こ
の出力を、直列接続されたラッチ回路２７に供給し、各
ラッチ回路２６．２７を４ｆｓｃのクロックｓ４の反転
した信号で駆動すると、ラッチ回路２１に対しては第２
図（ｅ）のタイミングｔ１のラッチパルスが供給され、
ラッチ回路２２に対しては第２図（ｅ）のタイミングｔ
２のラッチパルスが供給される。

従って、ラッチ回路２１．２２からは、第２図（ｅ）に
黒丸で示す位相のデータがラッチされることになる。

ラッチ回路２１．２２の出力データは、減算器２８に供
給され、ラッチ回路２１の出力すからラッチ回路２２の
出力ａが減算される。そして、減算結果Ｃを表わす正、
又は負のデータの最上位ビットが、イクスクルーシブオ
ア回路２９の一方の入力端子に供給される。このイクス
クルーシブオア回路２９の他方の入力端子には、クロッ
クＳ３が供給されている。従って、イクスクルーシブオ
ア回路２９を介してスイッチｓｗｌの制御信号として用
いられているクロックＳ３は、減算器２８からの出力に
よって、その極性が制御されることになる。減算器２８
は、ｂａａであり正ならば、ＭＳＢ−０を出力し、また
ｂａａで負ならばＭＳＢ　−１を出力する。このことは
、サンプリング位相と入力データ（バースト信号）との
位相差が、−９０°〜＋９０＠であるのか９０１１〜２
７０’であるのかを判定していることになる。そして、
９０″〜２７０’の位相差であれば、クロックｓ３の位
相を反転してスイッチｓｗｌの制御信号として供給する
ことになる。

この結果、第３図に示すようにサンプリング位相と入力
データ（バースト信号）との位相差が９０″〜２７０°
の位相差であっても、同期ループの収束方向は一９０°
〜＋９０°の位相差のときと同じ方向となり、収束時間
が短くなる。従来のように収束時間が遅れると、その間
の画面が乱れることになるが、本発明を適用することに
より画面の乱れがなくなる。

なお上記の説明では、カラーバースト信号と内部クロッ
クとの位相誤差を検出する検波回路として説明したが、
周期的に到来する基準信号と内部クロックとの位相同期
を得るためのシステムであれば、カラー信号処理システ
ムに限らず種々のシステムに採用することができる。

［発明の効果］以上説明したようにこの発明は、位相ロックのために収
束する時間を短縮することのできる位相検波回路を提供
することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の動作を説明するために示したタイミングチ
ャート、第３図は、第１図の回路を用いた位相同期ルー
プの位相同期収束方向を示す説明図、第４図は従来の位
相検波回路を示す図、第５図は第４図の回路の動作を説
明するためのタイミングチャート、第６図は第４図の回
路を用いた位相同期ループの位相同期収束方向を示す説
明図である。１２．１６．１７．２１．２２．２４．２６．２７・・
・ラッチ回路、１３．２３・・・インバータ、１４・・
・加算器、１５・・・飽和回路、２５・・・アンド回路
、２８・・・減算器、２９・・・イクスクルーシブオア
回路。出願人代理人　弁理士　紗江武彦収李ざ匍第３図

Claims

【特許請求の範囲】所定の到来周期で到来する交流信号をデジタル化した基
準信号を該交流信号の２の倍の周波数のサンプリングパ
ルスでサンプリングするサンプリング手段と、このサン
プリング手段の出力を極性反転したものと、非反転のも
のとを制御信号に応じて選択し、前記サンプリングパル
スと同じ周波数で動作する積分回路に供給するスイッチ
手段と、前記積分回路の出力を前記到来周期の前記基準
信号期間にラッチするラッチ手段とを具備した位相検波
回路において、前記スイッチ手段の選択動作を制御する前記制御信号の
発生手段は、前記サンプリングパルスと同じ周波数の切
換えパルスが一方の入力に供給されるイクスクルーシブ
オア回路と、前記基準信号の上位数ビットが入力され、
このデータを前記基準信号の１周期に２回サンプルし、
サンプルデータの減算処理をおこない、その結果の最上
位ビットを前記イクスクルーシブオア回路の他方の入力
に供給してこのイクスクルーシブオア回路から出力され
る前記制御信号の位相を制御する比較位相調整手段とを
具備したことを特徴とする位相検波回路。