JPS6318146B2 - - Google Patents
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- JPS6318146B2 JPS6318146B2 JP57156447A JP15644782A JPS6318146B2 JP S6318146 B2 JPS6318146 B2 JP S6318146B2 JP 57156447 A JP57156447 A JP 57156447A JP 15644782 A JP15644782 A JP 15644782A JP S6318146 B2 JPS6318146 B2 JP S6318146B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- addition
- counting
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
- G01R25/08—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents by counting of standard pulses
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measuring Phase Differences (AREA)
Description
【発明の詳細な説明】
本発明は２つの被測定電圧、例えば正弦波電圧
の位相差を測定するデイジタル位相計に関する。
の位相差を測定するデイジタル位相計に関する。
かかる位相差を測定するための計器として、従
来から比率計形の計器が知られているが、これは
分解能が悪く、精密な位相差の測定には適してい
ない。そこで、位相差を直接かつ高精度で測定す
るために、各種の電子式位相計が提案されてい
る。
来から比率計形の計器が知られているが、これは
分解能が悪く、精密な位相差の測定には適してい
ない。そこで、位相差を直接かつ高精度で測定す
るために、各種の電子式位相計が提案されてい
る。
一般に、２つの正弦波の間の位相差は、次のよ
うな法則にもとづいて求めることができる。すな
わち、２つの正弦波v1，v2の位相差θと、その正
弦波の周期T0と、立上りの差T1、立下りの差T2
との間に存在する θ＝ｋT1／T0＝ｋT2／T0＝ｋ／２・T1＋T2／T0……
…(1) なる関係である。ここで、ｋは単位によつて定ま
る定数で、deg目盛ならば360、rad目盛ならば2π
である。
うな法則にもとづいて求めることができる。すな
わち、２つの正弦波v1，v2の位相差θと、その正
弦波の周期T0と、立上りの差T1、立下りの差T2
との間に存在する θ＝ｋT1／T0＝ｋT2／T0＝ｋ／２・T1＋T2／T0……
…(1) なる関係である。ここで、ｋは単位によつて定ま
る定数で、deg目盛ならば360、rad目盛ならば2π
である。
第１図乃至第５図を参照して、従来の電子式位
相計について説明する。第１図は、２つの正弦波
v1，v2を整形回路１，２で方形波V1，V2に整形
し、コンデンサ３，４を介してフリツプフロツプ
５にセツト入力Ｓおよびリセツト入力Ｒとして与
える位相計の構成例である。このようにすると、
方形波V1，V2の立上りの時点でフリツプフロツ
プ５はセツト、リセツトされる。フリツプフロツ
プ５のセツト出力Ｑの平均値V〓は、振幅をＶと
すると V〓＝Ｖ・T1／Ｔ となる。V〓は位相角で、Ｖ＝ｋである。
相計について説明する。第１図は、２つの正弦波
v1，v2を整形回路１，２で方形波V1，V2に整形
し、コンデンサ３，４を介してフリツプフロツプ
５にセツト入力Ｓおよびリセツト入力Ｒとして与
える位相計の構成例である。このようにすると、
方形波V1，V2の立上りの時点でフリツプフロツ
プ５はセツト、リセツトされる。フリツプフロツ
プ５のセツト出力Ｑの平均値V〓は、振幅をＶと
すると V〓＝Ｖ・T1／Ｔ となる。V〓は位相角で、Ｖ＝ｋである。
ところが、第１図に示す位相計は方形波の立上
りのみを用いる構成なので、スライスレベルが異
なることによる誤差を生じる。
りのみを用いる構成なので、スライスレベルが異
なることによる誤差を生じる。
第２図の回路は第１図の構成例の欠点を克服す
るために提案されたもので、排他的論理和回路６
により構成されている（特許昭48−68280）。この
ような排他的論理和をとると、スライスレベルが
異なることによつて方形波V1，V2の立上り時点
および立下り時点が変化しても、立上りと立下り
で逆方向に変化するので、それらは互いに打ち消
し合い第１図の回路のような誤差は生じない。な
お、第２図の回路における位相角V〓′は、第１図
の回路における位相角V〓の２倍になる。
るために提案されたもので、排他的論理和回路６
により構成されている（特許昭48−68280）。この
ような排他的論理和をとると、スライスレベルが
異なることによつて方形波V1，V2の立上り時点
および立下り時点が変化しても、立上りと立下り
で逆方向に変化するので、それらは互いに打ち消
し合い第１図の回路のような誤差は生じない。な
お、第２図の回路における位相角V〓′は、第１図
の回路における位相角V〓の２倍になる。
ところが、第２図に示す回路は位相の進み、遅
れを判別していないため、測定される位相差がス
ライスレベルの異なることによる位相変化よりも
大であるときは、スライスレベルの異なりによる
誤差を補償しないことになる。そのため、第２図
に示す回路では小さな位相角の測定が困難であ
る。
れを判別していないため、測定される位相差がス
ライスレベルの異なることによる位相変化よりも
大であるときは、スライスレベルの異なりによる
誤差を補償しないことになる。そのため、第２図
に示す回路では小さな位相角の測定が困難であ
る。
第３図は第２図に示す回路の欠点を克服するた
めに提案された位相差検出回路の回路図である
（特公昭52−34467）。第３図に示すように、方形
波V1，V2の立上り点および立下り点の位相差を
検出すると同時に、SRフリツプフロツプ７を動
作させて位相の進み、遅れを判別する。そして、
方形波V1の位相が進んでいるときは立上り点お
よび立下り点の位相差に対応する時間幅のパルス
をTadに出力し、方形波V1の位相が遅れていると
きはTdeに出力する。
めに提案された位相差検出回路の回路図である
（特公昭52−34467）。第３図に示すように、方形
波V1，V2の立上り点および立下り点の位相差を
検出すると同時に、SRフリツプフロツプ７を動
作させて位相の進み、遅れを判別する。そして、
方形波V1の位相が進んでいるときは立上り点お
よび立下り点の位相差に対応する時間幅のパルス
をTadに出力し、方形波V1の位相が遅れていると
きはTdeに出力する。
第３図に示す位相差検出回路の出力Tad，Tde
に可動線輪形の平均値指示形計器を取り付ける
と、アナログ式位相計が得られる。しかし、これ
は感度があまり良くなく、高精度の測定が期待で
きない。他方、出力Tad，Tdeの差電圧を平滑し、
これによつてデイジタル電圧計を動作させるとデ
イジタル式位相計を得ることができる。しかし、
方形波V1，V2が高周波のときは小さい時定数の
フイルタで差電圧を平滑することができるが、商
用電力のような低周波の電圧の位相差を測定する
ときフイルタの時定数を相当大きいものにしなけ
ればならず、高精度の測定が期待できない。
に可動線輪形の平均値指示形計器を取り付ける
と、アナログ式位相計が得られる。しかし、これ
は感度があまり良くなく、高精度の測定が期待で
きない。他方、出力Tad，Tdeの差電圧を平滑し、
これによつてデイジタル電圧計を動作させるとデ
イジタル式位相計を得ることができる。しかし、
方形波V1，V2が高周波のときは小さい時定数の
フイルタで差電圧を平滑することができるが、商
用電力のような低周波の電圧の位相差を測定する
ときフイルタの時定数を相当大きいものにしなけ
ればならず、高精度の測定が期待できない。
そこで、第３図に示す位相差検出回路を利用す
るデイジタル位相計として、第４図および第５図
に示す構成のものが提案されている。
るデイジタル位相計として、第４図および第５図
に示す構成のものが提案されている。
第４図は位相差検出回路８aにPLL（フエーズロ
ツクループ）回路９、1/2分周器１０等を組み合
せたデイジタル位相計の構成図である。被測定電
圧v1，v2は整形回路８bで方形波V1，V2に整形さ
れ、位相差検出回路８aに与えられる。位相差検
出回路８aは第３図を参照してすでに説明したよ
うに、方形波V1の位相が進んでいるときはTad
に、遅れているときはTdeにパルスを出力し、そ
のパルスの時間幅は方形波V1，V2の位相差に対
応する。PLL回路９と1/2分周器１０には方形波
V1またはV2が入力され、それらの出力は第１の
ゲート１１で論理積される。ここで、PLL回路
９は周波数ｆのパルスを入力して周波数ｋ／２・
ｆのパルスを出力するもので、1/2分周器１０は
入力されたパルスの１周期の時間幅（T0）のパ
ルスを出力するものである。従つて、第１のゲー
ト１１は時間幅T0の間だけ開き、ｋ／２のパル
スを通過させる。位相差検出回路８aの出力Tad，
Tdeは第２および第３のゲート１２，１３に与え
られ、第１のゲート１１の出力と論理積される。
加減算計数回路１４は第２のゲート１２を通つた
パルスを加算計数し、第３のゲート１３を通つた
パルスを減算計数し、これによつて位相差をデイ
ジタル的に求めている。
ツクループ）回路９、1/2分周器１０等を組み合
せたデイジタル位相計の構成図である。被測定電
圧v1，v2は整形回路８bで方形波V1，V2に整形さ
れ、位相差検出回路８aに与えられる。位相差検
出回路８aは第３図を参照してすでに説明したよ
うに、方形波V1の位相が進んでいるときはTad
に、遅れているときはTdeにパルスを出力し、そ
のパルスの時間幅は方形波V1，V2の位相差に対
応する。PLL回路９と1/2分周器１０には方形波
V1またはV2が入力され、それらの出力は第１の
ゲート１１で論理積される。ここで、PLL回路
９は周波数ｆのパルスを入力して周波数ｋ／２・
ｆのパルスを出力するもので、1/2分周器１０は
入力されたパルスの１周期の時間幅（T0）のパ
ルスを出力するものである。従つて、第１のゲー
ト１１は時間幅T0の間だけ開き、ｋ／２のパル
スを通過させる。位相差検出回路８aの出力Tad，
Tdeは第２および第３のゲート１２，１３に与え
られ、第１のゲート１１の出力と論理積される。
加減算計数回路１４は第２のゲート１２を通つた
パルスを加算計数し、第３のゲート１３を通つた
パルスを減算計数し、これによつて位相差をデイ
ジタル的に求めている。
このように、第４図に示すデイジタル位相計に
よれば、被測定電圧が低周波であつても安定して
いるときは分解度が高く、高精度の測定をするこ
とができる。しかし、周波数が大きく変化すると
きは、PLL回路９のフイルタの時定数をあまり
大きくできないために出力パルスに粗密が現れ、
測定精度が低下する。また、周波数が高くなると
PLL回路９の出力の周波数はｋ／２倍となり、
分解度を上げることができないという欠点があ
る。
よれば、被測定電圧が低周波であつても安定して
いるときは分解度が高く、高精度の測定をするこ
とができる。しかし、周波数が大きく変化すると
きは、PLL回路９のフイルタの時定数をあまり
大きくできないために出力パルスに粗密が現れ、
測定精度が低下する。また、周波数が高くなると
PLL回路９の出力の周波数はｋ／２倍となり、
分解度を上げることができないという欠点があ
る。
第５図は位相差検出回路８aにパルス発生器１
５、時限器１６等を組み合せたデイジタル位相計
の構成図である。第４図と同一要素は同一符号で
示す。パルス発生器１５はクロツクパルスCLを
発するもので、時限器１６は一定時間T0の時間
幅のパルスを発するものである。クロツクパルス
CLと時間幅T0のパルスは第１のゲート１１で論
理積され、第２および第３のゲート１２，１３に
与えられる。
５、時限器１６等を組み合せたデイジタル位相計
の構成図である。第４図と同一要素は同一符号で
示す。パルス発生器１５はクロツクパルスCLを
発するもので、時限器１６は一定時間T0の時間
幅のパルスを発するものである。クロツクパルス
CLと時間幅T0のパルスは第１のゲート１１で論
理積され、第２および第３のゲート１２，１３に
与えられる。
このように、第５図のデイジタル位相計によれ
ば、位相差検出回路８aの出力Tad，Tdeと一定周
波数のクロツクパルスCLを測定時間T0のあいだ
論理積し、その結果を加減算計数回路１４で計数
するので、位相差の測定ができる。しかし、被測
定電圧の周波数が低い場合には、時限器１６から
出力されるパルスの時間幅T0を小さく設定する
とその時間幅T0に含まれる出力Tad，Tdeが少な
くなり、出力Tad，Tdeの１回分の重みが増大す
る。その結果、低周波では測定精度が著しく低下
するという欠点がある。
ば、位相差検出回路８aの出力Tad，Tdeと一定周
波数のクロツクパルスCLを測定時間T0のあいだ
論理積し、その結果を加減算計数回路１４で計数
するので、位相差の測定ができる。しかし、被測
定電圧の周波数が低い場合には、時限器１６から
出力されるパルスの時間幅T0を小さく設定する
とその時間幅T0に含まれる出力Tad，Tdeが少な
くなり、出力Tad，Tdeの１回分の重みが増大す
る。その結果、低周波では測定精度が著しく低下
するという欠点がある。
本発明は上記のような従来技術の欠点に鑑みて
なされたもので、被測定電圧が高周波であつても
低周波であつても、高精度で位相差を測定するこ
とのできるデイジタル位相計を提供することを目
的とする。
なされたもので、被測定電圧が高周波であつても
低周波であつても、高精度で位相差を測定するこ
とのできるデイジタル位相計を提供することを目
的とする。
上記の目的を実現するため本発明は、従来のデ
イジタル位相計に、被測定電圧を整形した方形波
と計数回路の最上位のビツト出力とに同期する同
期回路を設け、測定時間が方形波すなわち被測定
電圧の整数サイクルになるようにし、かつ、位相
差検出回路の出力をクロツクパルスと同期させる
同期回路を設けたデイジタル位相計を提供するも
のである。
イジタル位相計に、被測定電圧を整形した方形波
と計数回路の最上位のビツト出力とに同期する同
期回路を設け、測定時間が方形波すなわち被測定
電圧の整数サイクルになるようにし、かつ、位相
差検出回路の出力をクロツクパルスと同期させる
同期回路を設けたデイジタル位相計を提供するも
のである。
第６図および第７図を参照して本発明の一実施
例を説明する。第６図は本発明に係るデイジタル
位相計の一実施例の回路図で、第５図の構成例と
同一の要素は同一の符号で示してある。
例を説明する。第６図は本発明に係るデイジタル
位相計の一実施例の回路図で、第５図の構成例と
同一の要素は同一の符号で示してある。
まず、第６図に示すデイジタル位相計の構成に
ついて説明する。ここで、位相差検出回路８a、
整形回路８b、パルス発生器１５、第１乃至第３
のゲート１１，１２，１３、加減算計数回路１４
については、第５図において説明したものと同一
である。第１のゲート１１の出力側に加算計数回
路１７を設け、その最上位ビツト（MSB）出力
を取り出せるようにする。また、整形回路８bの
V2出力（V1出力としてもよい）とMLB出力側に
は、第１のＤ形フリツプフロツプ（以下「DFF」
という）１０１を設ける。ここで、第１のDFF
１０１はV2出力とMSB出力との同期をとる同期
回路である。位相差検出回路８aのTad出力および
Tde出力側には第２のDFF１０２および第３の
DFF１０３を設け、クロツクパルスCLと同期を
とつたセツト出力Q2，Q3を第２および第３のゲ
ート１２，１３に与えるようにする。
ついて説明する。ここで、位相差検出回路８a、
整形回路８b、パルス発生器１５、第１乃至第３
のゲート１１，１２，１３、加減算計数回路１４
については、第５図において説明したものと同一
である。第１のゲート１１の出力側に加算計数回
路１７を設け、その最上位ビツト（MSB）出力
を取り出せるようにする。また、整形回路８bの
V2出力（V1出力としてもよい）とMLB出力側に
は、第１のＤ形フリツプフロツプ（以下「DFF」
という）１０１を設ける。ここで、第１のDFF
１０１はV2出力とMSB出力との同期をとる同期
回路である。位相差検出回路８aのTad出力および
Tde出力側には第２のDFF１０２および第３の
DFF１０３を設け、クロツクパルスCLと同期を
とつたセツト出力Q2，Q3を第２および第３のゲ
ート１２，１３に与えるようにする。
第１のDFF１０１のリセツト出力1およびク
ロツクパルスCLは第４のDFF１０４に与え、そ
のセツト出力Q4は第１のゲート１１に与える。
ここで、第４のDFF１０４は測定をスタートし
たりストツプしたりするときに、第１のゲート１
１を通るクロツクパルスが細くなり、加減算計数
回路１４および加算計数回路１７の一方のみで計
数され他方では計数されないということにならな
いようにするため、第１のDFF１０１のリセツ
ト出力とクロツクパルスCLを同期させるもので
ある。したがつて計数値n2が十分に大きいときは
誤差が少なくなるので、なくてもよい。加減算計
数回路１４の計数値n1と加算計数回路１７の計数
値n2は演算回路１８に与えられ、ここでｋ・n1／
n2の演算がなされて位相差が求められる。なお、
加減算計数回路１４および加算計数回路１７は、
信号１９によつてリセツトされる。
ロツクパルスCLは第４のDFF１０４に与え、そ
のセツト出力Q4は第１のゲート１１に与える。
ここで、第４のDFF１０４は測定をスタートし
たりストツプしたりするときに、第１のゲート１
１を通るクロツクパルスが細くなり、加減算計数
回路１４および加算計数回路１７の一方のみで計
数され他方では計数されないということにならな
いようにするため、第１のDFF１０１のリセツ
ト出力とクロツクパルスCLを同期させるもので
ある。したがつて計数値n2が十分に大きいときは
誤差が少なくなるので、なくてもよい。加減算計
数回路１４の計数値n1と加算計数回路１７の計数
値n2は演算回路１８に与えられ、ここでｋ・n1／
n2の演算がなされて位相差が求められる。なお、
加減算計数回路１４および加算計数回路１７は、
信号１９によつてリセツトされる。
次に、第６図に示すデイジタル位相計の動作
を、第７図のタイムチヤートを参照して説明す
る。図示しないスイツチにより測定が開始される
と、信号１９により加減算計数回路１４と加算計
数回路１７がリセツトされる。ここで、加算計数
回路１７が７ビツトの計数回路であるとすると、
MLB出力すなわち第７番目のビツトはリセツト
と同時にＬ（ローレベル）になる（時点ａ）。
MSB出力がＬになると、第１のDFF１０１のリ
セツト出力1は入力パルスV2の次の立下りに同
期してＨ（ハイレベル）になり（時点ｂ）、第４の
DFF１０４に与えられる。すると、第４のDFF
１０４のセツト出力Q4はクロツクパルスCLの次
の立下りに同期してＨになり（時点ｃ）、第１の
ゲート１１が開く。第１のゲート１１を通過した
クロツクパルスCLは加算計数回路１７に与えら
れ、計数が開始される。
を、第７図のタイムチヤートを参照して説明す
る。図示しないスイツチにより測定が開始される
と、信号１９により加減算計数回路１４と加算計
数回路１７がリセツトされる。ここで、加算計数
回路１７が７ビツトの計数回路であるとすると、
MLB出力すなわち第７番目のビツトはリセツト
と同時にＬ（ローレベル）になる（時点ａ）。
MSB出力がＬになると、第１のDFF１０１のリ
セツト出力1は入力パルスV2の次の立下りに同
期してＨ（ハイレベル）になり（時点ｂ）、第４の
DFF１０４に与えられる。すると、第４のDFF
１０４のセツト出力Q4はクロツクパルスCLの次
の立下りに同期してＨになり（時点ｃ）、第１の
ゲート１１が開く。第１のゲート１１を通過した
クロツクパルスCLは加算計数回路１７に与えら
れ、計数が開始される。
方形波V1の位相がV2の位相より進んでいると、
V1の立上り（時点ｄ）からV2の立上り（時点ｅ）
までの時間幅およびV1の立下り（時点ｆ）から
V2の立下り（時点ｇ）までの時間幅の進みパル
スTadが出力される。しかし、遅れパルスTdeは
出力されない。従つて、進みパルスTadは第２の
DFF１０２においてクロツクパルスCLと同期し、
リセツト出力Q2は所定の時間幅（時点ｈから時
点ｉまで）のあいだＨになるが、第３のDFF１
０３のリセツト出力Q3がＨになることはい。そ
の結果、第２のゲート１２からはクロツクパルス
CLとリセツト出力Q2の論理積としてパルスが出
力されるが、第３のゲート１３からはパルスは出
力されない（時点ｉ）。
V1の立上り（時点ｄ）からV2の立上り（時点ｅ）
までの時間幅およびV1の立下り（時点ｆ）から
V2の立下り（時点ｇ）までの時間幅の進みパル
スTadが出力される。しかし、遅れパルスTdeは
出力されない。従つて、進みパルスTadは第２の
DFF１０２においてクロツクパルスCLと同期し、
リセツト出力Q2は所定の時間幅（時点ｈから時
点ｉまで）のあいだＨになるが、第３のDFF１
０３のリセツト出力Q3がＨになることはい。そ
の結果、第２のゲート１２からはクロツクパルス
CLとリセツト出力Q2の論理積としてパルスが出
力されるが、第３のゲート１３からはパルスは出
力されない（時点ｉ）。
第２のゲート１２から加減算計数回路１４に与
えられたパルスは加算計数され、第３のゲート１
３から加減算計数回路１４に与えられたパルスは
減算計数される。計数が進んで加算計数回路１７
のMSBがＨになつたとき、すなわち26＝64個の
クロツクパルスCLが与えられたとき（時点ｊ）
には、次の方形波V2の立下りに同期してリセツ
ト出力1がＬとなり、次のクロツクパルスCLに
同期してセツト出力Q4もＬとなる。こうして第
１のゲート１１が閉じられて加算計数回路１７に
よる計数が停止する。
えられたパルスは加算計数され、第３のゲート１
３から加減算計数回路１４に与えられたパルスは
減算計数される。計数が進んで加算計数回路１７
のMSBがＨになつたとき、すなわち26＝64個の
クロツクパルスCLが与えられたとき（時点ｊ）
には、次の方形波V2の立下りに同期してリセツ
ト出力1がＬとなり、次のクロツクパルスCLに
同期してセツト出力Q4もＬとなる。こうして第
１のゲート１１が閉じられて加算計数回路１７に
よる計数が停止する。
加減算計数回路１４による計数値n1と加算計数
回路１７による計数値n2とは演算回路に送られ、 k′・n1／n2 の演算がされる。このようにして、前記の(1)式に
もとづいて位相差が求められる。
回路１７による計数値n2とは演算回路に送られ、 k′・n1／n2 の演算がされる。このようにして、前記の(1)式に
もとづいて位相差が求められる。
なお、第６図に示す実施例では、加算計数回路
１７はハード的に７ビツトのカウンタで構成し、
その最大ビツト出力を方形波V2との同期信号に
しているが、必ずしもこれに限定されるものでは
ない。例えば、加算計数回路１７をハード的に16
ビツトのカウンタで構成し、そのうちの７ビツト
までを加算計数のために使用するようにし、その
最大ビツトである７ビツト目の出力を同期信号に
すれば第６図の実施例と同様の効果が得られる。
１７はハード的に７ビツトのカウンタで構成し、
その最大ビツト出力を方形波V2との同期信号に
しているが、必ずしもこれに限定されるものでは
ない。例えば、加算計数回路１７をハード的に16
ビツトのカウンタで構成し、そのうちの７ビツト
までを加算計数のために使用するようにし、その
最大ビツトである７ビツト目の出力を同期信号に
すれば第６図の実施例と同様の効果が得られる。
また、クロツクパルスCLの周波数が方形波
V1，V2の周波数の整数倍のときは、上述の測定
動作では誤差が大きいことがある。このようなと
きには、クロツクパルスCLを複数とり、例えば、
10MHz、10.118761MHz、9.903609MHz等と変化
させ、これらによつて求められた結果値を平均す
れば誤差が生じるのを防げる。このとき、演算回
路１８にマイクロコンピユータを組み込めば、上
述の演算を迅速に行なえる。
V1，V2の周波数の整数倍のときは、上述の測定
動作では誤差が大きいことがある。このようなと
きには、クロツクパルスCLを複数とり、例えば、
10MHz、10.118761MHz、9.903609MHz等と変化
させ、これらによつて求められた結果値を平均す
れば誤差が生じるのを防げる。このとき、演算回
路１８にマイクロコンピユータを組み込めば、上
述の演算を迅速に行なえる。
このように本発明に係るデイジタル位相計は、
同期回路を設けて測定時間が方形波すなわち被測
定電圧の整数サイクルになるようにしたもので、
被測定電圧が低周波であつても高周波であつても
精度の高い位相差の測定をすることができる。ま
た、加算計数回路のMSBがＨになるまでを測定
時間としているので、高周波でも所定の精度が保
てる。さらに、方形波V1とV2の差分の時間をク
ロツクパルスで同期しているため、差分の時間が
クロツクパルスの周期より短くなつても高精度の
測定が期待できる。
同期回路を設けて測定時間が方形波すなわち被測
定電圧の整数サイクルになるようにしたもので、
被測定電圧が低周波であつても高周波であつても
精度の高い位相差の測定をすることができる。ま
た、加算計数回路のMSBがＨになるまでを測定
時間としているので、高周波でも所定の精度が保
てる。さらに、方形波V1とV2の差分の時間をク
ロツクパルスで同期しているため、差分の時間が
クロツクパルスの周期より短くなつても高精度の
測定が期待できる。
第１図乃至第５図は従来装置の構成例の回路
図、第６図は本発明の一実施例の回路図、第７図
は本発明の一実施例の動作を説明するタイムチヤ
ートである。 １１，１２，１３……第１、第２、第３のゲー
ト、１０１，１０２，１０３，１０４……第１、
第２、第３、第４のＤ形フリツプフロツプ。
図、第６図は本発明の一実施例の回路図、第７図
は本発明の一実施例の動作を説明するタイムチヤ
ートである。 １１，１２，１３……第１、第２、第３のゲー
ト、１０１，１０２，１０３，１０４……第１、
第２、第３、第４のＤ形フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ クロツクパルスを発するパルス発生器と、２
つの被測定電圧を第１および第２の方形波に整形
する回路と、前記第１の方形波の立上りまたは立
下り点および前記第２の方形波の立上りまたは立
下り点間の位相差を検出し、前記第１の方形波の
位相が進んでいるときは前記位相差に対応する時
間幅の進みパルスを発し、前記第１の方形波の位
相が遅れているときは前記位相差に対応する時間
幅の遅れパルスを発する位相差検出回路と、前記
クロツクパルスと所定の時限パルスを論理積する
第１のゲート回路と、この第１のゲート回路を通
つたクロツクパルスと前記進みパルスを論理積す
る第２のゲート回路と、前記第１のゲート回路を
通つたクロツクパルスと前記遅れパルスを論理積
する第３のゲート回路と、前記第２のゲート回路
を通つたクロツクパルスを加算計数し前記第３の
ゲート回路を通つたクロツクパルスを減算計数す
る加減算計数回路とを備えるデイジタル位相計に
おいて、 前記第１のゲート回路を通つたクロツクパルス
を加算計数する加算計数回路と、この加算計数回
路の最上位のビツトの出力を前記第１もしくは第
２の方形波の立上りまたは立下りに同期させて前
記所定の時限パルスを発する第１の同期回路と、
前記進みパルスを前記クロツクパルスに同期させ
て前記第２のゲート回路に与える第２の同期回路
と、前記遅れパルスを前記クロツクパルスに同期
させて前記第３のゲート回路に与える第３の同期
回路と、前記加減算計数回路による計数値と前記
加算計数回路による計数値にもとづいて前記被測
定電圧の位相差を演算する演算回路とを備えるこ
とを特徴とするデイジタル位相計。 ２ 前記第１の同期回路は、前記加算計数回路の
最上位のビツトの出力を前記第１もしくは第２の
方形波の立上りまたは立下りに同期させた後、前
記クロツクパルスに同期させて前記所定の時限パ
ルスを発することを特徴とする特許請求の範囲第
１項記載のデイジタル位相計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15644782A JPS5946559A (ja) | 1982-09-08 | 1982-09-08 | デイジタル位相計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15644782A JPS5946559A (ja) | 1982-09-08 | 1982-09-08 | デイジタル位相計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5946559A JPS5946559A (ja) | 1984-03-15 |
| JPS6318146B2 true JPS6318146B2 (ja) | 1988-04-16 |
Family
ID=15627944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15644782A Granted JPS5946559A (ja) | 1982-09-08 | 1982-09-08 | デイジタル位相計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946559A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330780A (ja) * | 1989-06-29 | 1991-02-08 | Ryoichi Wako | 健康器具及びその製造方法 |
| JPH0440653U (ja) * | 1990-07-31 | 1992-04-07 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822707B2 (ja) * | 1979-01-19 | 1983-05-10 | 島田理化工業株式会社 | 位相測定装置 |
-
1982
- 1982-09-08 JP JP15644782A patent/JPS5946559A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330780A (ja) * | 1989-06-29 | 1991-02-08 | Ryoichi Wako | 健康器具及びその製造方法 |
| JPH0440653U (ja) * | 1990-07-31 | 1992-04-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5946559A (ja) | 1984-03-15 |
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