JPS6318392A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS6318392A JPS6318392A JP61163951A JP16395186A JPS6318392A JP S6318392 A JPS6318392 A JP S6318392A JP 61163951 A JP61163951 A JP 61163951A JP 16395186 A JP16395186 A JP 16395186A JP S6318392 A JPS6318392 A JP S6318392A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- display
- display address
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明はワークステーション、ワードプロセッサ、パソ
コン、グラフィックターミナル等でラスタースキャン型
の表示装置を持つ画像処理装置に関する。
コン、グラフィックターミナル等でラスタースキャン型
の表示装置を持つ画像処理装置に関する。
（ロ） 従来の技術
従来のラスタースキャン型の表示装置を有した画像処理
装置において画像メモリ、リフレッシュメモリの表示ア
ドレスは表示アドレスカウンタという言葉が示めすよう
にカウンタそのものが表示アドレスの発生源として使わ
れていた０画面分割等が無く、ラスターの走査に従って
、すなわら水平同期信号や垂直同期信号に同期して一様
にアドレスがインクリメントされていくだＣすならばカ
ウンタで十分であり、かつそれが最も適していた。
装置において画像メモリ、リフレッシュメモリの表示ア
ドレスは表示アドレスカウンタという言葉が示めすよう
にカウンタそのものが表示アドレスの発生源として使わ
れていた０画面分割等が無く、ラスターの走査に従って
、すなわら水平同期信号や垂直同期信号に同期して一様
にアドレスがインクリメントされていくだＣすならばカ
ウンタで十分であり、かつそれが最も適していた。
しかしながら最近はマルチウィンドウ機能や多様な画面
分割の機能が必須になってきた。すなわち多様な表示ア
ドレスの発生機能が必要となってきており、カウンタだ
けでは不十分となってきている。この解決法として日立
製）ＩＤ６３４８４ｍ ＡｄｖａｎｃｅｄＣＲＴ Ｃｏ
ｎｔｒｏｌｌｅｒ（ＡＣＲＴＣ）ではユーザーズマニュ
アルに示すようにマイクロプログラム制御される高速ア
ドレスｒＡ′！！ユニットを持っている。これによれば
カウンタだけではできない多様な表示アドレスの発生が
できる。
分割の機能が必須になってきた。すなわち多様な表示ア
ドレスの発生機能が必要となってきており、カウンタだ
けでは不十分となってきている。この解決法として日立
製）ＩＤ６３４８４ｍ ＡｄｖａｎｃｅｄＣＲＴ Ｃｏ
ｎｔｒｏｌｌｅｒ（ＡＣＲＴＣ）ではユーザーズマニュ
アルに示すようにマイクロプログラム制御される高速ア
ドレスｒＡ′！！ユニットを持っている。これによれば
カウンタだけではできない多様な表示アドレスの発生が
できる。
（ハ）発明が解決しようとする問題点
ところが、上述のような装置においては、描画プロセッ
サ以外に表示プロセッサを持つことで回路が複雑になる
こと、表示アドレス発生の周波数（ドツトレート÷読み
出しのビット数）が数ＭＨｚに達することがありアドレ
スを毎回演算する方式では速度的に演算内容に限界が生
じる。
サ以外に表示プロセッサを持つことで回路が複雑になる
こと、表示アドレス発生の周波数（ドツトレート÷読み
出しのビット数）が数ＭＨｚに達することがありアドレ
スを毎回演算する方式では速度的に演算内容に限界が生
じる。
（ニ）問題点を解決するための手段
本発明はこのような点に鑑めて為きれたもので、画像メ
モリの表示すべき領域のアドレスを格納する表示アドレ
スメモリと、上記表示装置の画面走査に同期して上記表
示アドレスメモリの表示アドレスを茂み出して画像メモ
リへ付与するためのタイミングを与えるタイミング手段
と、上記表示アドレスメモリの内容を書き換える書換手
段とを有している。
モリの表示すべき領域のアドレスを格納する表示アドレ
スメモリと、上記表示装置の画面走査に同期して上記表
示アドレスメモリの表示アドレスを茂み出して画像メモ
リへ付与するためのタイミングを与えるタイミング手段
と、上記表示アドレスメモリの内容を書き換える書換手
段とを有している。
（ホ） 作用
画像メモリの表示アドレスをあらかじめコート算し−〔
表示アドレスメモリに格納しておくことにより画面の走
査に従ってその表示アドレスは読み出浮れて任意の画像
パターンが得られる。
表示アドレスメモリに格納しておくことにより画面の走
査に従ってその表示アドレスは読み出浮れて任意の画像
パターンが得られる。
（へ）実施例
第１図は本発明画像処理装置のブロック図を示し、（１
〉は表示タイミングを生成するタイミングカウンタ、（
Ｔ）はこのタイミングカウンタ（１）からの出力により
同期信号を生成する同期信号発生回路であって、その同
期信号はＣＲＴ（１０）へ与えられる。（Ｐ）は上記タ
イミングカウンタ（１）出力を分周して１文字分のキャ
ラクタクロックを生成する分周回路、（２）は上記タイ
ミングカウンタ（１）及び分周回路（Ｐ）の出力を受け
るマルチプレクサであって、分周回路（Ｐ）からのキτ
クタクロックが“Ｌ°″レベルのときタイミングカウン
タ（１）からの信号を出力する。（３）はこのマルチプ
レクサ（２）を介して送られてくるタイミング信号に応
じて対応するメモリ内容を出力する表示アドレスメモリ
であって、スタテックＲＡＭで構成される。（４）はキ
ャクタクロックがＨ”の期間に上記マルチプレクサ（２
）を介して上記表示アドレスメモリ（３）のアドレスを
指示するとともにバッファ（８）を介して該アドレスに
対応して記憶すべきダイナミックＲＡＭ構成の画像メモ
リ（７）内の表示すべき画素のアドレス（表示アドレス
）を与えるプロセッサを示し、画像メモリ（７）の内容
の１き換えも行う、（Ｓ〉は上記表示アドレスメモリ（
３）からの表示アドレスをラッチするラッチ回路、（６
）はこのラッチ回路（５）でラッチ浮れた表示アドレス
をマルチプレクサするマルチプレクサであって、この実
施例では分周回路（Ｐ）からのキャラクタクロックが＃
Ｈ″のとき上記表示アドレスを画像メモリ〈７）へ読み
出しアドレスとし又与える。また、この画像メモリ（７
）には上記プロセッサ（４）からマルチプレクサ（６）
を介して描画アドレスが与えられ、それと同時に描画デ
ータも上記プロセッサ（４）より与えられるようになっ
ている。（９）は上記画像メモリ（７）からの画像デー
タを並直変換する並直変換回路であってその出力はビデ
オ信号としてＣＲＴ（１０）へ与えられる。
〉は表示タイミングを生成するタイミングカウンタ、（
Ｔ）はこのタイミングカウンタ（１）からの出力により
同期信号を生成する同期信号発生回路であって、その同
期信号はＣＲＴ（１０）へ与えられる。（Ｐ）は上記タ
イミングカウンタ（１）出力を分周して１文字分のキャ
ラクタクロックを生成する分周回路、（２）は上記タイ
ミングカウンタ（１）及び分周回路（Ｐ）の出力を受け
るマルチプレクサであって、分周回路（Ｐ）からのキτ
クタクロックが“Ｌ°″レベルのときタイミングカウン
タ（１）からの信号を出力する。（３）はこのマルチプ
レクサ（２）を介して送られてくるタイミング信号に応
じて対応するメモリ内容を出力する表示アドレスメモリ
であって、スタテックＲＡＭで構成される。（４）はキ
ャクタクロックがＨ”の期間に上記マルチプレクサ（２
）を介して上記表示アドレスメモリ（３）のアドレスを
指示するとともにバッファ（８）を介して該アドレスに
対応して記憶すべきダイナミックＲＡＭ構成の画像メモ
リ（７）内の表示すべき画素のアドレス（表示アドレス
）を与えるプロセッサを示し、画像メモリ（７）の内容
の１き換えも行う、（Ｓ〉は上記表示アドレスメモリ（
３）からの表示アドレスをラッチするラッチ回路、（６
）はこのラッチ回路（５）でラッチ浮れた表示アドレス
をマルチプレクサするマルチプレクサであって、この実
施例では分周回路（Ｐ）からのキャラクタクロックが＃
Ｈ″のとき上記表示アドレスを画像メモリ〈７）へ読み
出しアドレスとし又与える。また、この画像メモリ（７
）には上記プロセッサ（４）からマルチプレクサ（６）
を介して描画アドレスが与えられ、それと同時に描画デ
ータも上記プロセッサ（４）より与えられるようになっ
ている。（９）は上記画像メモリ（７）からの画像デー
タを並直変換する並直変換回路であってその出力はビデ
オ信号としてＣＲＴ（１０）へ与えられる。
このような画像処理装置において第２図に示すように分
周回路（Ｐ）からの杏へ・ラフタフロックが”Ｌ”の期
間にタイミングカウンタ（１）からのタイミング信号が
マルチプレクサ（２）を介して表示アドレスメモリ（３
）へ送られる。このタイミング信号が表示アドレスメモ
リ（３）のアドレスを順次指定し、このメモリ（３）の
アドレス例えばｎに対応し【記ｔＬｌ”れている表示ア
ドレスａｄｄｒ（ｎ ）が出力され、う・７デ回路（５
）を介してマルチプレクサ（６）へ与えられる。マルチ
プレクサ（６）は分周回路（Ｐ）からの信号が“ＨＩＩ
のタイミングでこの表示アドレスａｄｄｒ（ｎ ）を画
像メモリ（７）へ送る０画面メモリ（７）はこうして指
示きれた表示アドレスａｄｄｒ（ｎ ）の内容を並直変
換回路（９）へ送り、並直変換回路（９）はこれをビデ
オ信号に変換してＣＲＴ（１０）に送り、ＣＲＴ （１
０）上の該当領域でその内容が表示きれる。
周回路（Ｐ）からの杏へ・ラフタフロックが”Ｌ”の期
間にタイミングカウンタ（１）からのタイミング信号が
マルチプレクサ（２）を介して表示アドレスメモリ（３
）へ送られる。このタイミング信号が表示アドレスメモ
リ（３）のアドレスを順次指定し、このメモリ（３）の
アドレス例えばｎに対応し【記ｔＬｌ”れている表示ア
ドレスａｄｄｒ（ｎ ）が出力され、う・７デ回路（５
）を介してマルチプレクサ（６）へ与えられる。マルチ
プレクサ（６）は分周回路（Ｐ）からの信号が“ＨＩＩ
のタイミングでこの表示アドレスａｄｄｒ（ｎ ）を画
像メモリ（７）へ送る０画面メモリ（７）はこうして指
示きれた表示アドレスａｄｄｒ（ｎ ）の内容を並直変
換回路（９）へ送り、並直変換回路（９）はこれをビデ
オ信号に変換してＣＲＴ（１０）に送り、ＣＲＴ （１
０）上の該当領域でその内容が表示きれる。
こうした状態で、例えば画像メモリ（７）の表示すべき
領域を変えるときは分周回路（Ｐ）からのキラクタクロ
ツタが“Ｈ”のタイミングでプロセッサ（４）からマル
チプレクサ（２）を介して表示アドレスメモリ（３）の
アドレス（ＣＲＴ上の表示領域に対応）を指示するとと
もに、そのアドレスに対応して記憶する画像メモリ（７
）内の表示すべき領域の表示アドレスをバッファ（８）
を通してこの表示アドレスメモリく３）へ送る。このよ
うな表示アドレスメモリ（３）の書き換えタイミングは
８ｇ３図のようになる。このような表示アドレスの書込
後、タイミングカウンタ（１）からの指示に応じて、こ
の表示アドレスも読み出されるようになり、対応する画
像メモリ（７）の内容がＣＲＴ（１０）に表示されるよ
うになる。
領域を変えるときは分周回路（Ｐ）からのキラクタクロ
ツタが“Ｈ”のタイミングでプロセッサ（４）からマル
チプレクサ（２）を介して表示アドレスメモリ（３）の
アドレス（ＣＲＴ上の表示領域に対応）を指示するとと
もに、そのアドレスに対応して記憶する画像メモリ（７
）内の表示すべき領域の表示アドレスをバッファ（８）
を通してこの表示アドレスメモリく３）へ送る。このよ
うな表示アドレスメモリ（３）の書き換えタイミングは
８ｇ３図のようになる。このような表示アドレスの書込
後、タイミングカウンタ（１）からの指示に応じて、こ
の表示アドレスも読み出されるようになり、対応する画
像メモリ（７）の内容がＣＲＴ（１０）に表示されるよ
うになる。
他方、画像メモリ（７）の内容を書き換えるにはマルチ
プレクサ（６）にキャラクタクロックが“Ｈ”信号を与
えているタイミングで、プロセンサ（４）からアドレス
バス、マルチプレクサ（６）を介して画像メモリ（７）
の書込アドレスを指示するとともに、データバスを介し
て書き込むべきデータを画像メモリ（７）へ送る。これ
により画像メモリく７）の内容は変わる。
プレクサ（６）にキャラクタクロックが“Ｈ”信号を与
えているタイミングで、プロセンサ（４）からアドレス
バス、マルチプレクサ（６）を介して画像メモリ（７）
の書込アドレスを指示するとともに、データバスを介し
て書き込むべきデータを画像メモリ（７）へ送る。これ
により画像メモリく７）の内容は変わる。
また、こうした画像メモリく７）は通常ダイナミックＲ
Ａ Ｍで構成されている。二のため、画像メモリ（７）
に周期的にアクセスを行って、リフレッシュをしなけれ
ばならない、このため、本実施例では水平帰線期間に該
当するタイミングの表示アドレスメモリ（３）のアドレ
スに対応してリフレッシュすべき画像メモリ（７）のア
ドレスを記憶させている。このリフレッシュアドレスと
しては通常表示アドレス以外の画像メモリ（７）のアド
レスが記憶されていればタイミングカラン々く１）の１
周期で画像メモリ（７）のすベニのアドレスに対してリ
フレッシュが行える。然し乍ら、表示アドレスメモリ（
３）内の表示アドレスは上述した画像処理により書き換
えられるので、リフレッシュアドレスとして画像メモリ
（７）の全アドレスを記憶するのが適当である。そして
、こうしたりフレ／シュアドレスの書き込みは前述の表
示アドレスの寓き込みと同様にプロセッサ（４）からの
指示によりバッファ（８）を介してリフレッシュアドレ
スデータを表示アドレスメモリ（３）へ送ることで行な
われる。第５図はリフレッシュアドレスの読み出し状態
を示し、水平表示期間中には表示アドレスメモリ（３）
から表示アドレスが出力され、水平同期２号発生期間中
のタイミングｔ 、 ｔ＋１ 、 ｔ＋２に同期してリ
フレッシュアドレスｒ（ｔ）、ｒ（ｔ＋ １ ）、 ｒ
（ｔ ＋２）を出力する。これにより、画像メモリ（７
）の全アドレスはタイミングカウンタ（１）のカウント
の１周期で必ず１回はアクセスされ、リフレッシュが為
される。
Ａ Ｍで構成されている。二のため、画像メモリ（７）
に周期的にアクセスを行って、リフレッシュをしなけれ
ばならない、このため、本実施例では水平帰線期間に該
当するタイミングの表示アドレスメモリ（３）のアドレ
スに対応してリフレッシュすべき画像メモリ（７）のア
ドレスを記憶させている。このリフレッシュアドレスと
しては通常表示アドレス以外の画像メモリ（７）のアド
レスが記憶されていればタイミングカラン々く１）の１
周期で画像メモリ（７）のすベニのアドレスに対してリ
フレッシュが行える。然し乍ら、表示アドレスメモリ（
３）内の表示アドレスは上述した画像処理により書き換
えられるので、リフレッシュアドレスとして画像メモリ
（７）の全アドレスを記憶するのが適当である。そして
、こうしたりフレ／シュアドレスの書き込みは前述の表
示アドレスの寓き込みと同様にプロセッサ（４）からの
指示によりバッファ（８）を介してリフレッシュアドレ
スデータを表示アドレスメモリ（３）へ送ることで行な
われる。第５図はリフレッシュアドレスの読み出し状態
を示し、水平表示期間中には表示アドレスメモリ（３）
から表示アドレスが出力され、水平同期２号発生期間中
のタイミングｔ 、 ｔ＋１ 、 ｔ＋２に同期してリ
フレッシュアドレスｒ（ｔ）、ｒ（ｔ＋ １ ）、 ｒ
（ｔ ＋２）を出力する。これにより、画像メモリ（７
）の全アドレスはタイミングカウンタ（１）のカウント
の１周期で必ず１回はアクセスされ、リフレッシュが為
される。
（ト） 発明の効果
以上述べた如く、本発明画像処理装置は画像メモリ内の
表示部を指示するための表示アドレスを予め表示アドレ
スメモリ内に格納し、これを読み出して画像メモリのア
ドレス指示をして画像表示をしているので、どのように
複雑な画像パターンでも予め表示アドレスメモリ内に格
納される表示アドレスを設定するだけで複雑な画像メモ
リの指示アドレスの演算を同期的にすることなく容易に
実現出来る。
表示部を指示するための表示アドレスを予め表示アドレ
スメモリ内に格納し、これを読み出して画像メモリのア
ドレス指示をして画像表示をしているので、どのように
複雑な画像パターンでも予め表示アドレスメモリ内に格
納される表示アドレスを設定するだけで複雑な画像メモ
リの指示アドレスの演算を同期的にすることなく容易に
実現出来る。
第１図は未発明画像処理装置のプロ・／り図、第２図乃
至ｔｇＳ図は本発明画像処理装置の動作を説明するため
の動作説明図である。 （１）・・・タイミングカウンタ、（２）（６）・・・
マルチプレクサ、（３）・・・表示アドレスメモリ、（
４）・・・プロセッサ、（５）・・・ラッチ回路、〈７
）・・・画像メモリ、（８）・・・バッファ、（１０）
・・・ＣＲＴ。
至ｔｇＳ図は本発明画像処理装置の動作を説明するため
の動作説明図である。 （１）・・・タイミングカウンタ、（２）（６）・・・
マルチプレクサ、（３）・・・表示アドレスメモリ、（
４）・・・プロセッサ、（５）・・・ラッチ回路、〈７
）・・・画像メモリ、（８）・・・バッファ、（１０）
・・・ＣＲＴ。
Claims (1)
- １）遂次指示されるアドレスに対応した画像メモリの内
容をラスタースキャン型の表示装置で表示する画像処理
装置において画像メモリの表示すべき領域のアドレスを
格納する表示アドレスメモリと、上記表示装置の画面走
査に同期して上記表示アドレスメモリの表示アドレスを
読み出して画像メモリへ付与するためのタイミングを与
えるタイミング手段と、上記表示アドレスメモリの内容
を書き換える書換手段と、上記タイミング手段からのタ
イミング信号による表示アドレスメモリの読み出しと上
記書換手段による表示アドレスメモリの書き換えを時分
割で行うための時分割手段とを有して成る画像処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163951A JPS6318392A (ja) | 1986-07-11 | 1986-07-11 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163951A JPS6318392A (ja) | 1986-07-11 | 1986-07-11 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318392A true JPS6318392A (ja) | 1988-01-26 |
Family
ID=15783921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163951A Pending JPS6318392A (ja) | 1986-07-11 | 1986-07-11 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318392A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395528A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Character display unit |
| JPS57125983A (en) * | 1981-01-30 | 1982-08-05 | Tokyo Shibaura Electric Co | Addressing system of refresh memory |
| JPS58113981A (ja) * | 1981-12-26 | 1983-07-07 | 富士通株式会社 | 画面メモリ制御方式 |
| JPS59119384A (ja) * | 1982-12-25 | 1984-07-10 | 富士通株式会社 | 画面メモリ制御方式 |
-
1986
- 1986-07-11 JP JP61163951A patent/JPS6318392A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395528A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Character display unit |
| JPS57125983A (en) * | 1981-01-30 | 1982-08-05 | Tokyo Shibaura Electric Co | Addressing system of refresh memory |
| JPS58113981A (ja) * | 1981-12-26 | 1983-07-07 | 富士通株式会社 | 画面メモリ制御方式 |
| JPS59119384A (ja) * | 1982-12-25 | 1984-07-10 | 富士通株式会社 | 画面メモリ制御方式 |
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