JPS63187744A - クロツク抽出回路 - Google Patents
クロツク抽出回路Info
- Publication number
- JPS63187744A JPS63187744A JP62018188A JP1818887A JPS63187744A JP S63187744 A JPS63187744 A JP S63187744A JP 62018188 A JP62018188 A JP 62018188A JP 1818887 A JP1818887 A JP 1818887A JP S63187744 A JPS63187744 A JP S63187744A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- pulse
- generated
- demodulated signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000605 extraction Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 8
- 230000000630 rising effect Effects 0.000 claims description 7
- 239000000284 extract Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック抽出回路に関し、特に２値ＦＳＫ（周
波数シフトキーイング）の復調信号からクロックを抽出
する回路に関する。
波数シフトキーイング）の復調信号からクロックを抽出
する回路に関する。
従来、２値ＦＳＫの復調信号からクロックを抽出する方
法としては、信号を全波整流するかまたは矩形信号に直
した後で、１ビツト遅延させた信号との排他的論理和を
とって復調信号の倍の周波数成分を持つ信号を作り、帯
域通過フィルタを通すことにより、クロック周波数成分
の信号を抽出している。
法としては、信号を全波整流するかまたは矩形信号に直
した後で、１ビツト遅延させた信号との排他的論理和を
とって復調信号の倍の周波数成分を持つ信号を作り、帯
域通過フィルタを通すことにより、クロック周波数成分
の信号を抽出している。
上述した従来のクロック抽出回路では、全波整流を行う
差動アンプの出力が飽和しないように入力信号を小さく
絞る必要があり雑音の影♂を受は難いという問題がある
。また、１ビツト遅延させる遅延回路として低域通過フ
ィルタを使用すると波形が鈍るため、再び矩形信号に再
生する必要があり、回路の形状が大きくなるという問題
がある。
差動アンプの出力が飽和しないように入力信号を小さく
絞る必要があり雑音の影♂を受は難いという問題がある
。また、１ビツト遅延させる遅延回路として低域通過フ
ィルタを使用すると波形が鈍るため、再び矩形信号に再
生する必要があり、回路の形状が大きくなるという問題
がある。
本発明は雑音の影響を受は難く、しかも回路形状を小さ
くできるクロック抽出回路を提供することを目的として
いる。
くできるクロック抽出回路を提供することを目的として
いる。
本発明のクロック抽出回路は、２値ＦＳＫの復調信号を
矩形信号に変換するコンパレータと、前記矩形信号の立
上り点及び立下り点でそれぞれパルスを発生させる検出
回路と、前記２つのパルスの論理和をとる論理和回路と
、前記論理和回路の出力からクロック周波数成分をもつ
信号を抽出する帯域通過フィルタとを有する。
矩形信号に変換するコンパレータと、前記矩形信号の立
上り点及び立下り点でそれぞれパルスを発生させる検出
回路と、前記２つのパルスの論理和をとる論理和回路と
、前記論理和回路の出力からクロック周波数成分をもつ
信号を抽出する帯域通過フィルタとを有する。
次に、本発明を図面を参照して説明する。
第１図は本発明のクロック抽出回路の一実施例のブロッ
ク図である。図において、■はコンパレータ、２は立上
り点検出回路、３は立下り点検出回路、４は論理和（Ｏ
Ｒ）回路、５は帯域通過フィルタである。
ク図である。図において、■はコンパレータ、２は立上
り点検出回路、３は立下り点検出回路、４は論理和（Ｏ
Ｒ）回路、５は帯域通過フィルタである。
以下、第１図のクロック抽出回路の動作について第２図
（ａ）〜（ｄ）を参照して説明する。
（ａ）〜（ｄ）を参照して説明する。
２値ＦＳＫの復調信号をコンパレータ１で矩形信号に直
すと第２図（ａ）となる。この信号の立上りの点で、パ
ルスを発生するように立上り点検出回路２を構成すると
、その出力は第２図（ｂ）となる。ここで、パルスの幅
は使用する素子の定数を適切に選ぶことにより、復調信
号の半分の周期の幅とすることができる。
すと第２図（ａ）となる。この信号の立上りの点で、パ
ルスを発生するように立上り点検出回路２を構成すると
、その出力は第２図（ｂ）となる。ここで、パルスの幅
は使用する素子の定数を適切に選ぶことにより、復調信
号の半分の周期の幅とすることができる。
また、第２図（ａ）の信号の立下り点でパルスを発生す
るように構成した立下り点検出回路３の出力は第２図（
ｃ）となる。
るように構成した立下り点検出回路３の出力は第２図（
ｃ）となる。
次に、第２図（ｂ）及び（ｃ）のパルスをＯＲ回路４に
入力すると第２図（ｄ）となり、復調信号が反転する度
に半分の周期の幅のパルスができることになる。
入力すると第２図（ｄ）となり、復調信号が反転する度
に半分の周期の幅のパルスができることになる。
したがって、入力信号がランダムであれば、倍の周波数
成分が生じるので帯域通過フィルタ５を通すことにより
、クロック成分を抽出できる。
成分が生じるので帯域通過フィルタ５を通すことにより
、クロック成分を抽出できる。
以上説明したように、本発明によるクロック抽出回路で
は、矩形波に直した２値ＦＳＫの復調信号の立上り点と
立下り点を検出してそれぞれパルスを発生させ、それら
の論理和をとるように構成されているため、入力電圧を
小さく絞る必要がなく、雑音の影舌を受けにくい。また
、回路構成が簡単で形状を小さくでき、パルスの幅をク
ロックの周期に選ぶことにより、クロックの周波数成分
の信号が容易に抽出できる効果がある。
は、矩形波に直した２値ＦＳＫの復調信号の立上り点と
立下り点を検出してそれぞれパルスを発生させ、それら
の論理和をとるように構成されているため、入力電圧を
小さく絞る必要がなく、雑音の影舌を受けにくい。また
、回路構成が簡単で形状を小さくでき、パルスの幅をク
ロックの周期に選ぶことにより、クロックの周波数成分
の信号が容易に抽出できる効果がある。
第１図は本発明のクロック抽出回路の一実施例のブロッ
ク図・第２図（ａ）乃至第２図（ｄ）は第１図のクロッ
ク抽出回路の動作タイムチャート図である。 １・・・コンパレータ、２・・・立上り点検出回路、３
・・・立下り点検出回路、４・・・論理和回路、５・・
・帯域通過フィルタ。
ク図・第２図（ａ）乃至第２図（ｄ）は第１図のクロッ
ク抽出回路の動作タイムチャート図である。 １・・・コンパレータ、２・・・立上り点検出回路、３
・・・立下り点検出回路、４・・・論理和回路、５・・
・帯域通過フィルタ。
Claims (1)
- （１）２値ＦＳＫの復調信号からクロックを抽出するク
ロック抽出回路において、前記復調信号を矩形信号に変
換するコンパレータと、前記矩形信号の立上り点及び立
下り点でそれぞれパルスを発生させる検出回路と、前記
２つのパルスの論理和をとる論理和回路と、前記論理和
回路の出力からクロック周波数の成分を持つ信号を抽出
する帯域通過フィルタとを有することを特徴とするクロ
ック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018188A JPS63187744A (ja) | 1987-01-30 | 1987-01-30 | クロツク抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018188A JPS63187744A (ja) | 1987-01-30 | 1987-01-30 | クロツク抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63187744A true JPS63187744A (ja) | 1988-08-03 |
Family
ID=11964642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62018188A Pending JPS63187744A (ja) | 1987-01-30 | 1987-01-30 | クロツク抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63187744A (ja) |
-
1987
- 1987-01-30 JP JP62018188A patent/JPS63187744A/ja active Pending
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