JPS63188882A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ伝送を行う装置やシステムで利用され
、１つのタイミングクロックに対しもう１つのタイミン
グクロックによってデータの書込みと読みだしを非同期
なタイミングにより実行させる信号処理回路に関する。

従来の技術 従来の技術においては、メモリーよりビソトデ−タを書
込み及び読みだしを行う場合には、書込みタイミングと
読みだしタイミングとが同期して行う方式が用いられて
いた。

発明が解決しようとする問題点 しかしながら、従来の技術のようにメモリーへの書込み
及び読みだしタイミングが同期する方式においては、書
込みと読みだしを非同期に実行させることは勿論、同時
に実行させることもできない。

本発明は、書込み及び読みだしが非同期でしかも同時に
実行できるようにすることを目的とする。

問題点を解決するための手段 この問題点を解決するために本発明は、ビットデータ入
力をシリアルあるいはパラレルの状態で蓄積する複数ビ
ットの第１のレジスタに対して順次レジスタを選択して
ビットデータと共に入力されたクロックを供給する第１
のクロック選択回路及びその第１のクロック選択回路に
対し前記第１のレジスタを選択するためのアドレスを供
給する第１のクロックアドレス発生回路とによりビット
データの蓄積を制御する手段と、前記第１のレジスタに
蓄積されたビットデータをもう一方の複数ビットの第２
のレジスタに移動させるために順次レジスタを選択して
クロックを供給する第２のクロック選択回路及びその第
２のクロック選択回路に対し前記第２のレジスタを選択
するためのアドレスを供給する第２のクロックアドレス
発生回路及び前記第１のレジスタに供給されたクロック
とは非同期で遅延設定回路で設定された所定のクロック
分遅延されたタイミングでクロックを発生する水晶発信
回路とによシ第１のレジスタの蓄積ビットデータを第２
のレジスタに前記ビットデータを移動させる手段と、前
記第２のレジスタを順次選択してシリアルなデータを取
出すデータ選択回路及びそのデータ選択回路に対し前記
第２のレジスタを選択するための選択アドレスを発生さ
せる選択アドレス回路とによυ人カビノドデータタイミ
ングとは非同期なビットデータタイミングでデータを取
出す手段とを有するものである。

作用 本発明は、ビットデータを蓄積した第１のレジスタを選
択しビットデータを書込むタイミング回路と、ビットデ
ータを第２のレジスタに移しレジスタを選択し読みだす
タイミング回路とにより、書込み、読みだしタイミング
を非同期で動作させることとなる。

実施例 以下、本発明の一実施例を第１図及び第２図を用いて説
明する。

第１図中、１はレジスタで、図では゛８ビットのレジス
タを示しており、ビットデータ１をクロック選択回路３
で選択されたレジスタ１（Ｌ１〜Ｌｓ）にクロック１の
タイミングで取込む。２はクロックアドレス発生回路１
で、レジスタ１に供給するクロックを選択するクロック
選択回路３へ選択アドレスを発生する。３はクロック選
択回路で、レジスタ１をクロックアドレス発生回路２か
らのアドレスで順次選択してビットデータ１を書込むク
ロック１を供給する。４は遅延設定回路で、レジスタ６
よりデータを読みだすクロック２を発生する水晶発振回
路にゲートをかけてクロック２を遅延させる。５はレジ
スタで、図では８ビツトのレジスタを示しており、レジ
スタ１に蓄積されたビットデータをクロック選択回路８
で選択されたクロック２のタイミングで読みだす。６は
水晶発振回路で、レジスタ７６よシビットデータを読み
だすクロック２を発生する。この発振は遅延設定回路か
らのゲートで制御される。７はクロックアドレス発生回
路で、レジスタ６に供給するクロックを選択するクロッ
ク選択回路８へ選択アドレスを発生する。８はクロック
選択回路で、レジスタ５をクロックアドレス発生回路７
からのアドレスで順次選択してレジスタ１に蓄積されて
いるビットデータ１を書込むクロック２を供給する。９
は選択アドレス回路で、データ選択回路１ｏに対してク
ロック２のタイミングで選択アドレスを発生する。

１０はデータ選択回路で、クロック２で読みだされたビ
ットデータを選択アドレス回路９で選択されたアドレス
で順次選択し、シリアルなビットデータに組替える。

ａは入力ビットデータ１で、レジスタ１に書込むデータ
、ｂはクロック１で、レジスタ１に入力ビツトデータ１
をレジスタ１に書込むためのクロック、Ｃはレジスタ１
に入力ビットデータ１＆を書込むクロックを選択するた
めのアドレス信号、ｄはレジスタ１にクロック１ｂをア
ドレス信号Ｃに応じて選択して供給する書込みクロック
で、Ｌ１〜Ｌ８へのタイミングはクロックアドレス発生
回路２により決定される、ｅは入力ビットデータａの蓄
積（ラッチ）データ、ｆはレジスタ５の読みだしクロッ
ク２を遅延させる遅延信号、ｇは遅延信号ｆでゲート制
御されたゲートクロック、ｈはレジスタ６に蓄積データ
ｅを書込むクロックを選択するためのアドレス信号、ｉ
はレジスタ５にアドレス信号りに応じて選択して供給す
る読みだしクロックで、Ｌ１１〜Ｌ８８へのタイミング
はクロックアドレス発生回路７により決定される。ｊは
レジスタ５の読みだし位置を選択するためのデータ選択
アドレス信号、ｋはクロック選択回路８で選択された読
みだしクロックｉによって読みだされた読みだしデータ
、１はデータ選択回路１Ｑによって選択された入力ビッ
トデータａと非同期な出力ビツトデータをそれぞれ示す
。

次に、具体的動作を説明する。

入力ビツトデータ１１Ｌの入力とともにクロック１ｂも
前記入力ビツトデータａと同時に入力される。クロック
１ｂの供給を受けたクロックアドレス発生回路２はクロ
ック１ｂのタイミングでカウントアツプを開始し、バイ
ナリ出力をアドレス信号Ｃとしてクロック選択回路３に
供給する。アドレス信号Ｃの供給を受けたクロック選択
回路３はバイナリ信号で全て°０”ならば、レジスタ１
のＬｌを選択するように動作し、バイナリ信号で０ｏ０
１″ならばレジスタ１のＬ２を選択し、さらにバイナリ
信号で’０１１１”ならばレジスタ１のＬ８を選択する
ように動作する。そして前記クロックアドレス発生回路
２は’ｏｏｏｏ”〜”０１１１′′のバイナリ信号で繰
返すことによりレジスタ１のＬ１〜Ｌ８をリング状に順
次選択される。選択されたレジスタ１に対し、順次書込
みクロックｄを供給する。したがって入力ビットデータ
１１Ｌば、レジスタ１に順次Ｌ１〜Ｌ８と書込まれる。

クロック１ｂはクロックアドレス発生回路２゜クロック
選択回路３と遅延設定回路４にも供給される。クロック
１ｂの供給を受けた遅延設定回路４はクロック１ｂをカ
ウントし所定のカウント数になると遅延信号ｆを水晶発
振回路６に供給する。

このカウント数は、任意に設定し、書込みタイミングと
読みだしタイミングとにどれだけの位相差をもってデー
タを出力させるかで決定する。

前記遅延信号ｆの供給を受けた水晶発振回路６は通常発
振していても内部のゲート回路により出力が禁止されて
おり、遅延信号ｆの供給を受けるとデート回路が開きゲ
ートクロックｇを出力する。

例えば、遅延信号ｆが′４”と設定されていれば、クロ
ック１ｂの入力よシ４ピット以上後にゲートクロックｇ
が出力される。前記ゲートクロックｇの供給を受けたク
ロックアドレス発生回路７はゲートクロックｒのタイミ
ングでカウントアツプを開始しバイナリ出力をアドレス
信号りとしてクロック選択回路８に供給する。アドレス
信号りの供給を受けたクロック選択回路８はバイナリ信
号で全て°○”ならばレジスタ６のＬｌｌを選択するよ
うに動作し、バイナリ信号で°’ｏｏ○１″ならばレジ
スタ５のＬ２２を選択し、さらにバイナリ信号で”０１
１１”ならばレジスタ５のＬｓａを選択するように動作
する。そして、前記クロックアドレス発生回路７は″０
〜７”のバイナリ信号をゲートクロックｇのタイミング
で繰返すことでレジスタ５のＬ１１〜Ｌ８８はリング状
に順次選択される。選択されたレジスタ５に対し順次読
みだしクロックｉを供給する。この読みだしクロックｉ
によって前記レジスト１に蓄積されていた入力ビットレ
ジスタ１ａの蓄積データｅはレジスタ５内に書込まれる
。

前記水晶発振回路６からのゲートクロックｇの供給を受
けた選択アドレス回路９は前記クロックアドレス発生回
路７と同様にバイナリ出力のデータ選択アドレス信号ｊ
をデータ選択回路１ｏに供給する。データ選択アドレス
信号ｊの供給を受けたデータ選択回路１ｏは前記読みだ
しクロック主の供給でレジスタ５よシ順次読みだされた
蓄積データを、読みだしクロックｇのタイミングで順次
選択して出力ビツトデータ１として出力する。

次に、第２図によりタイミングを具体的に説明する。デ
ータの流れ方向は、図面上で左方向から右方向に流れて
いると仮定する。まず、入力ビットデータ１ａとクロッ
ク１ｂとが同時に入力される。入力ビツトデータ１ａは
クロック１ｂのタイミングでレジスタ１に書込まれる。

図中では、クロック１ｂの立上がシで書込んでいる。

次に、レジスタ１の選択方法は、図中アドレス信号Ｃに
示すようにＴ　ｏ　ｏ　ｏ　１１〜（（１１１’＋９と
クロック１ｂのタイミングで順次カウントアツプされて
クロック選択回路３により順次レジスタ１のＬ１〜Ｌ８
に選択クロックを供給する。図中、“０００”でＬｌを
、”００１”でＬ２を、さらにｊ　１１１７９でＬ８を
選択して書込んでいる。レジスタＬ１．Ｌ２．Ｌ４はそ
の書込み状態を示している。遅延信号ｆは設定値＋＋　
４１１に設定したと仮定するとクロック１ｂを４クロッ
ク分カウントした時点でオンしている。前記遅延信号ｆ
により制御されたゲートクロックｇはクロックアドレス
発生回路７及びクロック選択回路８に制御されてレジス
タ６のそれぞれに前記入力ビットデータ１２Ｌの書込み
状態と同様に順次供給される。レジスタＬ１１．レジス
タＬ２２は前記蓄積データｅの移動蓄積状態を示してい
る。このレジスタ５に供給された読みだしクロック１で
、読みだされた読みだしデータｋをデータ選択回路１０
により順次選択すると、出力ビツトデータ１が形成され
る。

以上の説明で明らかなように、入力ビットデータと出カ
ビノドデータの書込みと読みだしは、まったく非同期で
行われる。つまり、書込みと読みだしを分離して考えら
れ、従来のように双方が同期している必要がなく、ラフ
なタイミングで書込み・読みだしが実現できる。

発明の効果 本発明によると、簡単な構成でレジスタ（メモリ）への
書込みと読みだしタイミングを双方のタイミングクロッ
クに無関係に供給することが可能となり書込み／読みだ
しが非同期に実現できる。

また、遅延設定回路の設定値を変更することにより任意
の遅延を持たせてビットデータを出力することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例による信号処理回路を示すブ
ロック図、第２図は同ブロック図におけるタイミングを
示す説明図である。 １・・・・・・レジスタ、２・・・・・・クロックアド
レス発生回路、３・・・・クロック選択回路、４・・・
・・・遅延設定回路、５・・・・・・レジスタ、６・・
・・・・水晶発振回路、７・・・・・・クロックアドレ
ス発生回路、８・・・・・・クロック選択回路、９・・
・・・・選択アドレス回路、１ｏ・・・・・・データ選
択回路。

Claims (1)

【特許請求の範囲】
1. 　ビットデータ入力をシリアルあるいはパラレルの状態
   で蓄積する複数ビットの第１のレジスタに対して順次レ
   ジスタを選択してビットデータと共に入力されたクロッ
   クを供給する第１のクロック選択回路及びそのクロック
   選択回路に対し前記第１のレジスタを選択するためのア
   ドレスを供給する第１のクロックアドレス発生回路とに
   よりビットデータの蓄積を制御する手段と、前記第１の
   レジスタに蓄積されたビットデータをもう一方の複数ビ
   ットの第２のレジスタに移動させるために順次レジスタ
   を選択してクロックを供給する第２のクロック選択回路
   及びその第２のクロック選択回路に対し前記第２のレジ
   スタを選択するためのアドレスを供給する第２のクロッ
   クアドレス発生回路及び前記第１のレジスタに供給され
   たクロックとは非同期で遅延設定回路で設定された所定
   のクロック分遅延されたタイミングでクロックを発生す
   る水晶発信回路とにより第１のレジスタの蓄積ビットデ
   ータを第２のレジスタに前記ビットデータを移動させる
   手段と、前記第２のレジスタを順次選択してシリアルな
   データを取出すデータ選択回路及びそのデータ選択回路
   に対し前記第２のレジスタを選択するための選択アドレ
   スを発生させる選択アドレス回路とにより入力ビットデ
   ータタイミングとは非同期なビットデータタイミングで
   データが取出す手段とを有することを特徴とする信号処
   理回路。