JPS63190341A - バイポーラ半導体ウエハの洗浄方法 - Google Patents
バイポーラ半導体ウエハの洗浄方法Info
- Publication number
- JPS63190341A JPS63190341A JP63006719A JP671988A JPS63190341A JP S63190341 A JPS63190341 A JP S63190341A JP 63006719 A JP63006719 A JP 63006719A JP 671988 A JP671988 A JP 671988A JP S63190341 A JPS63190341 A JP S63190341A
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- JP
- Japan
- Prior art keywords
- etching
- silicon wafer
- base
- phase
- wafer
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/974—Substrate surface preparation
Landscapes
- Cleaning Or Drying Semiconductors (AREA)
- Weting (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラ半導体の製造において、ウェハの
洗浄方法（プロセス）に関し、さらに詳細には低いベー
ス・エミッタ間電圧をもつバイポーラトランジスタを作
るための金属付着前洗浄方法に関する。
洗浄方法（プロセス）に関し、さらに詳細には低いベー
ス・エミッタ間電圧をもつバイポーラトランジスタを作
るための金属付着前洗浄方法に関する。
ベース・エミッタ間電圧Ｖｂｅは、バイポーラトランジ
スタの製造工程中のウェット・エッチ段階（ステップ）
仕様の一部として、フロント金属（ｆｒｏｎｔ ｍｅｔ
ａｌ）ウェット・エッチ段階の終了時に、一般に１０ｍ
Ａにてｔｌ＋定される。もしＶｂｅが１０ｎ＋Ａにおい
て１．１ｖよりも大きいならば、そのウェハはスクラッ
プされる。高いＶｂｅをもつことは、バイポーラデバイ
ス・プロセッシングにおける主たる問題点の一つである
ことが知られている。フロント金属ウェット・エッチ段
階においてＶｂｅが高いためにスクラップされるウェハ
の数は１０％〜１５％にもなる。
スタの製造工程中のウェット・エッチ段階（ステップ）
仕様の一部として、フロント金属（ｆｒｏｎｔ ｍｅｔ
ａｌ）ウェット・エッチ段階の終了時に、一般に１０ｍ
Ａにてｔｌ＋定される。もしＶｂｅが１０ｎ＋Ａにおい
て１．１ｖよりも大きいならば、そのウェハはスクラッ
プされる。高いＶｂｅをもつことは、バイポーラデバイ
ス・プロセッシングにおける主たる問題点の一つである
ことが知られている。フロント金属ウェット・エッチ段
階においてＶｂｅが高いためにスクラップされるウェハ
の数は１０％〜１５％にもなる。
バイポーラトランジスタへの金属付着前における従来の
洗浄工程は、ベースおよびエミッタ接点からＳｉＯ□を
除去するために、ＲＣＡ洗浄と、それに続＜１０：Ｉ
ＤＩ：ＨＦ溶液中での酸エソチングディソプ（１５秒
間）を含んでいた。金属付着は、洗浄の後１５分以内に
行なわれる。この酸ディップは、酸化物構造の完全性に
依存するが、約７５〜１２０オングストロームのＳｉｎ
２を除去する。シリコン表面は、空中、室温で２０オン
グストローム以下の自然の酸化層を形成するだろうこと
が知られている。
洗浄工程は、ベースおよびエミッタ接点からＳｉＯ□を
除去するために、ＲＣＡ洗浄と、それに続＜１０：Ｉ
ＤＩ：ＨＦ溶液中での酸エソチングディソプ（１５秒
間）を含んでいた。金属付着は、洗浄の後１５分以内に
行なわれる。この酸ディップは、酸化物構造の完全性に
依存するが、約７５〜１２０オングストロームのＳｉｎ
２を除去する。シリコン表面は、空中、室温で２０オン
グストローム以下の自然の酸化層を形成するだろうこと
が知られている。
この自然の酸化層はシリコン表面をパシベート（ｐａｓ
ｓｉｖａｔｅ） Ｌ／、空中、室温でシリコンが一層
酸化するのをストップする。ウェハの表面のウェソティ
ング（ｗｅｔｔｉｎｇ）を改良するために、特に酸エツ
チング溶液中に陰イオン型のフルオロケミカル表面活性
剤が含まれる。
ｓｉｖａｔｅ） Ｌ／、空中、室温でシリコンが一層
酸化するのをストップする。ウェハの表面のウェソティ
ング（ｗｅｔｔｉｎｇ）を改良するために、特に酸エツ
チング溶液中に陰イオン型のフルオロケミカル表面活性
剤が含まれる。
本発明の目的は、上記従来の工程の欠点を解明し、バイ
ポーラ半導体のＶｂｅが小さくなるような新規な洗浄方
法を提供することである。
ポーラ半導体のＶｂｅが小さくなるような新規な洗浄方
法を提供することである。
本発明は、低いＶｂｅをもつウェハを堅実に作り出す、
バイポーラ半導体に対する金属付着前洗浄工程を提供す
る。本発明によれば、この洗浄方法は２段階のホウ素グ
ラスエツチング工程を含む。
バイポーラ半導体に対する金属付着前洗浄工程を提供す
る。本発明によれば、この洗浄方法は２段階のホウ素グ
ラスエツチング工程を含む。
化学エツチング材は、１０ ： １ （ＤＩ ： Ｈ
Ｆ）ディップがその後に次＜、８０℃に熱せられたＤＩ
、 ＨｉＳＯａ、ＨＮＯ３、ＨＣＬ（５００： ６５
： ３’２５ ： １６３）溶液である。その後半導体
ウェハは形成ガス（ｆｏｒｍｉｎｇ ｇａｓ）中でアニ
ールされる。そしてホう素グラスエソチング工程が繰り
返される。最初のエツチングはベース接点に存在するＢ
−Ｓｉ−０を除去する。アニールはホウ素皮膜の下に群
ったフッ素を除去する。最終のエツチングはアニール段
階から留まっているＢ−３ｉ−○−Ｆ相を除去する。こ
の洗浄工程は低いＶｂｅをもつボイポーラ半導体を提供
する。またこの洗浄工程は、アニール段階および２番目
のホウ素グラスエツチング段階を使用しないで、高いＶ
ｂｅをもつウェアを再生するためにも使用できる。
Ｆ）ディップがその後に次＜、８０℃に熱せられたＤＩ
、 ＨｉＳＯａ、ＨＮＯ３、ＨＣＬ（５００： ６５
： ３’２５ ： １６３）溶液である。その後半導体
ウェハは形成ガス（ｆｏｒｍｉｎｇ ｇａｓ）中でアニ
ールされる。そしてホう素グラスエソチング工程が繰り
返される。最初のエツチングはベース接点に存在するＢ
−Ｓｉ−０を除去する。アニールはホウ素皮膜の下に群
ったフッ素を除去する。最終のエツチングはアニール段
階から留まっているＢ−３ｉ−○−Ｆ相を除去する。こ
の洗浄工程は低いＶｂｅをもつボイポーラ半導体を提供
する。またこの洗浄工程は、アニール段階および２番目
のホウ素グラスエツチング段階を使用しないで、高いＶ
ｂｅをもつウェアを再生するためにも使用できる。
本発明者は、高いＶｂｅはベース接点だけに関係してい
ることを見出した。より高いＶｂｅにおいて、１？ｂ
（ベース接触抵抗）はＲｅ （エミッタ接触抵抗）より
もかなり高かった。そしてこれらＲｂ、 Ｒｅは低いＶ
ｂｅにおいてはほぼ等しかった。この影響は、多量のＢ
Ｆｚがベースに入り込んでいることに関係している。
ることを見出した。より高いＶｂｅにおいて、１？ｂ
（ベース接触抵抗）はＲｅ （エミッタ接触抵抗）より
もかなり高かった。そしてこれらＲｂ、 Ｒｅは低いＶ
ｂｅにおいてはほぼ等しかった。この影響は、多量のＢ
Ｆｚがベースに入り込んでいることに関係している。
もし酸化物が表面に存在すると、その表面に接近したベ
ース接点の下に、不溶解性フッ素が群がっていることが
知られている。このフッ素はＳｉ原子を得ることによっ
て表面を離れるだろう。そして金属アニール段階期間中
にその表面に非常にあらいクレータ−を発生させる。ベ
ース表面近傍に群ったフッ素はまたシリコン格子損傷を
発生させる。そしてこの損傷は高抵抗のベース接点を発
生させる。
ース接点の下に、不溶解性フッ素が群がっていることが
知られている。このフッ素はＳｉ原子を得ることによっ
て表面を離れるだろう。そして金属アニール段階期間中
にその表面に非常にあらいクレータ−を発生させる。ベ
ース表面近傍に群ったフッ素はまたシリコン格子損傷を
発生させる。そしてこの損傷は高抵抗のベース接点を発
生させる。
本発明者は、ベース接点における酸化物皮膜はＢ−３ｉ
−０−Ｆガラスであり、このブロックされたフッ素は逃
げることを見出した。本発明は、特にＢ−Ｓｉ−○−Ｆ
相を攻撃するためのウェット・エッチングを含む洗浄方
法である。ホウ素皮膜エツチング段階の次に形成ガス下
でのアニール段階が続き、そして金属付着の前にホウ素
皮膜つユソト・エツチング段階が繰り返される。最初の
エツチングはベース接点に存在したＢ−３ｉ−０グラス
を除去する。アニール段階はホウ素皮膜下に群がったフ
ッ素を除去する。最終のエツチングはアニール段階から
留まっているＢ−３ｔ−０−Ｆ相を除去する。
−０−Ｆガラスであり、このブロックされたフッ素は逃
げることを見出した。本発明は、特にＢ−Ｓｉ−○−Ｆ
相を攻撃するためのウェット・エッチングを含む洗浄方
法である。ホウ素皮膜エツチング段階の次に形成ガス下
でのアニール段階が続き、そして金属付着の前にホウ素
皮膜つユソト・エツチング段階が繰り返される。最初の
エツチングはベース接点に存在したＢ−３ｉ−０グラス
を除去する。アニール段階はホウ素皮膜下に群がったフ
ッ素を除去する。最終のエツチングはアニール段階から
留まっているＢ−３ｔ−０−Ｆ相を除去する。
本発明によるホウ素グラスエツチング段階は、アニール
段階なしに、高Ｖｅ （１，１Ｖ〜３．２Ｖ）のため〔
発明の実施例〕 第１図は本発明による洗浄方法の各段階を示した工程図
である。段階１１において、ウェハ（例えばシリコンウ
ェハ）はグラスウェハキャリア中に配置され、そしてホ
ウ素グラスエツチング溶液中に４５秒間ディップされる
。段階１３において、エツチングの後、ウェハは洗浄さ
れ乾燥される。最初の洗浄はオーバーフロー・洗浄体（
ｒｉｎｓｅｒ）中で５秒間行なわれ、その後ウェハはす
ぐにテフロン６一 ・ウェハキャリア中に転送され、ダンプ（ｄｕｍｐ）洗
浄体中で５サイクルの間洗浄される。そしてウェハはス
ピン／洗浄体（ｓｐｉｎ／ｒｉｎｓｅｒ）・ドライヤー
中で乾燥される。
段階なしに、高Ｖｅ （１，１Ｖ〜３．２Ｖ）のため〔
発明の実施例〕 第１図は本発明による洗浄方法の各段階を示した工程図
である。段階１１において、ウェハ（例えばシリコンウ
ェハ）はグラスウェハキャリア中に配置され、そしてホ
ウ素グラスエツチング溶液中に４５秒間ディップされる
。段階１３において、エツチングの後、ウェハは洗浄さ
れ乾燥される。最初の洗浄はオーバーフロー・洗浄体（
ｒｉｎｓｅｒ）中で５秒間行なわれ、その後ウェハはす
ぐにテフロン６一 ・ウェハキャリア中に転送され、ダンプ（ｄｕｍｐ）洗
浄体中で５サイクルの間洗浄される。そしてウェハはス
ピン／洗浄体（ｓｐｉｎ／ｒｉｎｓｅｒ）・ドライヤー
中で乾燥される。
第２のエツチング段階において（段階１５）、ウェハは
１ｏｏＩ ＤＩ：ＨＦ熔液液中１５秒間ディップされる
。次にウェハはオーバーフロー・洗浄体中で１分間洗浄
され、次にダンプ洗浄体中で５サイクルの間洗浄され、
そしてスピン／洗浄体・ドライヤー中で乾燥される（段
階１７）。
１ｏｏＩ ＤＩ：ＨＦ熔液液中１５秒間ディップされる
。次にウェハはオーバーフロー・洗浄体中で１分間洗浄
され、次にダンプ洗浄体中で５サイクルの間洗浄され、
そしてスピン／洗浄体・ドライヤー中で乾燥される（段
階１７）。
安定していないデバイスは形成ガス（還元ガス（ｒｅｄ
ｕｃｉｎｇ ｇａｓ）中で、４１５℃で、４５分間アニ
ールされる（段階１９）。このアニールはホウ素皮膜下
に群ったフッ素を除去する。安定したデバイスは次に金
属付着段階（段階２９）に直接移行してもよい。
ｕｃｉｎｇ ｇａｓ）中で、４１５℃で、４５分間アニ
ールされる（段階１９）。このアニールはホウ素皮膜下
に群ったフッ素を除去する。安定したデバイスは次に金
属付着段階（段階２９）に直接移行してもよい。
ホウ素グラスエツチング、洗浄・乾燥、ＨＧエツチング
、最終洗浄・乾燥が段階２１．２３．２５．２７で繰り
返される。この繰り返された２段階エツチングはアニー
ル段階から留まっているＢ−３ｉ−０−Ｆ相を除去する
。
、最終洗浄・乾燥が段階２１．２３．２５．２７で繰り
返される。この繰り返された２段階エツチングはアニー
ル段階から留まっているＢ−３ｉ−０−Ｆ相を除去する
。
最適な結果を得るために、出来るだけ早＜、一般に１５
分以内にウェハを金属付着段階（段階２９）に置かねば
ならない。
分以内にウェハを金属付着段階（段階２９）に置かねば
ならない。
適当な割合をもつホウ素グラスエツチング溶液は、ｓｏ
ｏｍｉのＤＩ水、６５ｍ１の硫酸、３２５ｍｆの硝酸を
混合して調合できる。１５分待った後で、１６３ｍｆｆ
の塩酸を加え、そして溶液を８０±２℃に加熱する。エ
ソチング工程期間中、エツチング剤を適切な温度に維持
することが重要である。
ｏｍｉのＤＩ水、６５ｍ１の硫酸、３２５ｍｆの硝酸を
混合して調合できる。１５分待った後で、１６３ｍｆｆ
の塩酸を加え、そして溶液を８０±２℃に加熱する。エ
ソチング工程期間中、エツチング剤を適切な温度に維持
することが重要である。
以上の説明より明らかなように、ベース・エミッタ間電
圧Ｖｂｅが高くなる原因を究明し、それに適合する洗浄
方法を発明したので、Ｖｂｅの低いバイポーラ半導体デ
バイスを提供することができる。
圧Ｖｂｅが高くなる原因を究明し、それに適合する洗浄
方法を発明したので、Ｖｂｅの低いバイポーラ半導体デ
バイスを提供することができる。
第１図は本発明の一実施例によるバイポーラ半導体ウェ
ハの洗浄方法を示した工程図である。
ハの洗浄方法を示した工程図である。
Claims (2)
- （１）Ｂ−Ｓｉ−Ｏ−Ｆ相のみを攻撃するウェット・エ
ッチング溶液によりシリコンウェハをエッチングし、次
に前記エッチングの終了後１５分以内に前記シリコンウ
ェハを金属付着段階に置くようにしたバイポーラ半導体
ウェハの洗浄方法。 - （２）Ｂ−Ｓｉ−Ｏ−Ｆ相のみを攻撃するウェット・エ
ッチング溶液によりシリコンウェハをエッチングし、次
に前記シリコンウェハをアニールしてフッ素を除去し、
次にＢ−Ｓｉ−Ｏ−Ｆ相のみを攻撃するウェット・エッ
チング溶液により前記シリコンウェハをエッチングし、
次に該エッチングの終了後１５分以内に前記シリコンウ
ェハを金属付着段階に置くようにしたバイポーラ半導体
ウェハの洗浄方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/003,532 US4752505A (en) | 1987-01-13 | 1987-01-13 | Pre-metal deposition cleaning for bipolar semiconductors |
| US003.532 | 1987-01-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63190341A true JPS63190341A (ja) | 1988-08-05 |
Family
ID=21706309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63006719A Pending JPS63190341A (ja) | 1987-01-13 | 1988-01-14 | バイポーラ半導体ウエハの洗浄方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4752505A (ja) |
| EP (1) | EP0275182A3 (ja) |
| JP (1) | JPS63190341A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4988405A (en) * | 1989-12-21 | 1991-01-29 | At&T Bell Laboratories | Fabrication of devices utilizing a wet etchback procedure |
| US5277715A (en) * | 1992-06-04 | 1994-01-11 | Micron Semiconductor, Inc. | Method of reducing particulate concentration in process fluids |
| JPH07216392A (ja) * | 1994-01-26 | 1995-08-15 | Daikin Ind Ltd | 洗浄剤及び洗浄方法 |
| DE19529518A1 (de) * | 1994-08-10 | 1996-02-15 | Tokuyama Corp | Polykristallines Silizium und Verfahren zu dessen Herstellung |
| US6242331B1 (en) | 1999-12-20 | 2001-06-05 | Taiwan Semiconductor Manufacturing Company | Method to reduce device contact resistance using a hydrogen peroxide treatment |
| US7556048B2 (en) * | 2002-11-15 | 2009-07-07 | Agere Systems Inc. | In-situ removal of surface impurities prior to arsenic-doped polysilicon deposition in the fabrication of a heterojunction bipolar transistor |
| KR20090038972A (ko) * | 2007-10-17 | 2009-04-22 | 삼성전자주식회사 | 콘택홀 형성방법 및 그를 이용한 반도체 메모리소자의제조방법 |
| US7875519B2 (en) * | 2008-05-21 | 2011-01-25 | Intel Corporation | Metal gate structure and method of manufacturing same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1644027A1 (de) * | 1967-04-29 | 1971-03-25 | Telefunken Patent | Verfahren zum Entfernen schwerloeslicher Siliziumverbindungen |
| US3704208A (en) * | 1970-04-21 | 1972-11-28 | Rca Corp | Process for forming a conductive coating on a substrate |
| US4052253A (en) * | 1976-09-27 | 1977-10-04 | Motorola, Inc. | Semiconductor-oxide etchant |
| US4222815A (en) * | 1979-06-04 | 1980-09-16 | The Babcock & Wilcox Company | Isotropic etching of silicon strain gages |
| US4439270A (en) * | 1983-08-08 | 1984-03-27 | International Business Machines Corporation | Process for the controlled etching of tapered vias in borosilicate glass dielectrics |
-
1987
- 1987-01-13 US US07/003,532 patent/US4752505A/en not_active Expired - Fee Related
-
1988
- 1988-01-12 EP EP88300226A patent/EP0275182A3/en not_active Withdrawn
- 1988-01-14 JP JP63006719A patent/JPS63190341A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0275182A2 (en) | 1988-07-20 |
| US4752505A (en) | 1988-06-21 |
| EP0275182A3 (en) | 1988-08-17 |
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