JPS63191416A - レジスタ入力回路 - Google Patents
レジスタ入力回路Info
- Publication number
- JPS63191416A JPS63191416A JP62023915A JP2391587A JPS63191416A JP S63191416 A JPS63191416 A JP S63191416A JP 62023915 A JP62023915 A JP 62023915A JP 2391587 A JP2391587 A JP 2391587A JP S63191416 A JPS63191416 A JP S63191416A
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- level
- input circuit
- supply pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
レジスタ入力回路において、レベル直接供給パターン部
とレベル変換供給パターン部とを並列接続し、入力デー
タが所定レベルの時は前者を、所定レベル以上の時は後
者を使用することにより設計工数の削減を図るものであ
る。
とレベル変換供給パターン部とを並列接続し、入力デー
タが所定レベルの時は前者を、所定レベル以上の時は後
者を使用することにより設計工数の削減を図るものであ
る。
本発明はレジスタ入力回路、例えば電子機器を制御する
為の制御用ＣＰＵボードに使用するレジスタ入力回路の
改良に関するものである。
為の制御用ＣＰＵボードに使用するレジスタ入力回路の
改良に関するものである。
第３図はＣＰＵボードの構成図例を示す。
図において、ＣＰＵ １が他の部分から加えられたＴＴ
Ｌ レベルのデータをＣ−ＭＯＳで構成されたレジスタ
３を介して取り込んでこのデータに対して何らかの処理
を行う場合、アドレスデコーダ２を介してレジスタ３に
データ送出命令を送出した後、レジスタを介して処理を
行う為のデータを上記の他の部分に送出する。
Ｌ レベルのデータをＣ−ＭＯＳで構成されたレジスタ
３を介して取り込んでこのデータに対して何らかの処理
を行う場合、アドレスデコーダ２を介してレジスタ３に
データ送出命令を送出した後、レジスタを介して処理を
行う為のデータを上記の他の部分に送出する。
ここで、レジスタ３はＴＴＬ レベル（約＋５Ｖ）のデ
ータに対しては直接受信可能であるが、例えば＋ＩＯＶ
のデータに対してはｌ０Ｖ１５Ｖ変換器４を介して受信
しなければならないが、レジスタ入力回路の部分を回路
設計する際には共通設計を行って設計工数を削減するこ
とが必要である。
ータに対しては直接受信可能であるが、例えば＋ＩＯＶ
のデータに対してはｌ０Ｖ１５Ｖ変換器４を介して受信
しなければならないが、レジスタ入力回路の部分を回路
設計する際には共通設計を行って設計工数を削減するこ
とが必要である。
第４図は従来例のブロック図を示す。
図において、＋５Ｖのデータが入力すると抵抗ＲＩ＋
レジスタ７を介してＣＰＵ （図示せず）に送られる
。
レジスタ７を介してＣＰＵ （図示せず）に送られる
。
又、＋ ｉｏｖのデータが人力するとリレーの捲線５に
加えられるので、接点ｒβ５がオフになり。
加えられるので、接点ｒβ５がオフになり。
＋５Ｖのデータに変換されてレジスタ８を介してｃｐｕ
に送られる。
に送られる。
尚、ＣＰＵからのアドレスはアドレスデコーダ９又は１
０でデコードされ、レジスタ７又は８のＧ端子に加えら
れる。そこで、レジスタがオンになってデータがＣＰＩ
Ｉに送られる。
０でデコードされ、レジスタ７又は８のＧ端子に加えら
れる。そこで、レジスタがオンになってデータがＣＰＩ
Ｉに送られる。
又、ダイオード６は過電圧防止用、Ｒ，、Ｒ３はプルア
ンプ用抵抗である。
ンプ用抵抗である。
ここで、ＣＰＵボードの小型化を図る為、例えばＴＴＬ
レヘレベデータを受信する為の抵抗Ｒ１＋ Ｒ２＋レジ
スタ７を含むプリント板、又は＋ＩＯＶのデータを受信
する為のリレーの捲線５．接点ｒ１．。
レヘレベデータを受信する為の抵抗Ｒ１＋ Ｒ２＋レジ
スタ７を含むプリント板、又は＋ＩＯＶのデータを受信
する為のリレーの捲線５．接点ｒ１．。
ダイオード６、抵抗Ｒ３を含むプリント板と云う様にそ
れぞれの仕様に対応して個別に設計しているので、設計
工数が増えると云う問題点かある。
れぞれの仕様に対応して個別に設計しているので、設計
工数が増えると云う問題点かある。
上記の問題点は第１図に示すレジスタ入力回路により解
決される。
決される。
１１は所定レベルの入力データをそのままレジスタに加
えるレベル直接供給パターン部であり、１２は所定レベ
ル以上の入力データを所定レベルのデータに変換して該
レジスタに加えるレベル変換供給パターン部である。
えるレベル直接供給パターン部であり、１２は所定レベ
ル以上の入力データを所定レベルのデータに変換して該
レジスタに加えるレベル変換供給パターン部である。
本発明はレベル直接供給パター７部１１とレベル変換供
給パター７部１２とを並列接続し、入力データがレジス
タに直接供給できるレベルの時は前者を、」二記のレベ
ル以上の時は後者を使用することにより、パターンの共
通化が可能となり設計工数の削減になる。
給パター７部１２とを並列接続し、入力データがレジス
タに直接供給できるレベルの時は前者を、」二記のレベ
ル以上の時は後者を使用することにより、パターンの共
通化が可能となり設計工数の削減になる。
第２図は本発明の実施例のブロック図を示す。
尚、抵抗ＲＩｌｌ＋Ｒ１１□はレベル直接供給パターン
部１１の部分、リレー捲線１３．接点ｒｐ１３及びダイ
オード１４はレベル変換供給パターン■２の部分である
。
部１１の部分、リレー捲線１３．接点ｒｐ１３及びダイ
オード１４はレベル変換供給パターン■２の部分である
。
図に示す様にレジスタ１５は共通になっていて、回路パ
ターンのみがプリント板上に形成されている。
ターンのみがプリント板上に形成されている。
ＴＴＬ レベルのデータか入力するものに対してはリレ
ー捲線１３を取り付けず、抵抗ＲＩ＋１１２をパターン
上の所定の位置に取り付けることにより入力レベルが直
接レジスタ１５に加えられる。
ー捲線１３を取り付けず、抵抗ＲＩ＋１１２をパターン
上の所定の位置に取り付けることにより入力レベルが直
接レジスタ１５に加えられる。
一方、例えば→−１０Ｖのデータが人力するものに対し
てはリレー捲線１３及び接点ｒＬ３＋抵抗Ｒ１，２をパ
ターン上の所定の位置に取り付ければ、ＴＴＬレヘレベ
データに変換されてレジスタ１５に加えられる。
てはリレー捲線１３及び接点ｒＬ３＋抵抗Ｒ１，２をパ
ターン上の所定の位置に取り付ければ、ＴＴＬレヘレベ
データに変換されてレジスタ１５に加えられる。
即ち、１つのレジスタで入力データのレベルがＴＴＬレ
ベル又はそれ以外の場合に対応することか可能となり、
回路設計の共通化が行われて設計工数が削減される。
ベル又はそれ以外の場合に対応することか可能となり、
回路設計の共通化が行われて設計工数が削減される。
以上詳細に説明した様に本発明によれば、設計工数が削
減されると云う効果がある。
減されると云う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図はＣＰＵ
ボードの構成図例、 第４図は従来例のブロック図を示す。 図において、 １１はレベル直接供給パターン部、 １２はレベル変換供給パター７部を示す。 １５はレジスタ、
ボードの構成図例、 第４図は従来例のブロック図を示す。 図において、 １１はレベル直接供給パターン部、 １２はレベル変換供給パター７部を示す。 １５はレジスタ、
Claims (1)
- 【特許請求の範囲】 所定レベルの入力データを直接レジスタに加えるレベル
直接供給パターン部（１１）と、 所定レベル以上の入力データを所定レベルのデータに変
換して該レジスタに加えるレベル変換供給パターン部（
１２）とを並列接続したことを特徴とするレジスタ入力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023915A JPS63191416A (ja) | 1987-02-04 | 1987-02-04 | レジスタ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023915A JPS63191416A (ja) | 1987-02-04 | 1987-02-04 | レジスタ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63191416A true JPS63191416A (ja) | 1988-08-08 |
Family
ID=12123787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62023915A Pending JPS63191416A (ja) | 1987-02-04 | 1987-02-04 | レジスタ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63191416A (ja) |
-
1987
- 1987-02-04 JP JP62023915A patent/JPS63191416A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63191416A (ja) | レジスタ入力回路 | |
| CN220872956U (zh) | 一种基于arm处理单元的硬件平台 | |
| JPS58105324A (ja) | 本体機器と周辺機器との接続装置 | |
| JPS61234415A (ja) | 基板実装形コンピユ−タユニツト | |
| JPS607156U (ja) | マスマ−カ回路 | |
| JPH07266661A (ja) | シリアル記録システム | |
| JPS58107628U (ja) | デ−タコ−ド変換装置 | |
| JPS62216183A (ja) | テ−ブルタツプ | |
| JPS6330952A (ja) | カ−トリツジ | |
| JPS6198429A (ja) | 入力装置 | |
| JPH06175972A (ja) | バスシステム | |
| JPS5858636U (ja) | 回線制御装置 | |
| JPH04101127U (ja) | Ｉ／ｏケーブル | |
| JPS58222695A (ja) | キ−コントロ−ル装置 | |
| JPS6130146U (ja) | 制御回路 | |
| JPS6040117B2 (ja) | 磁気バブル装置 | |
| JPS6059975U (ja) | シ−ケンスチエツク用アタツチメント | |
| JPS60163850U (ja) | 送受信装置 | |
| JPS5992930U (ja) | コンピユ−タのデ−タ出力回路 | |
| JPS6038744B2 (ja) | 音声合成装置 | |
| JPS6020654U (ja) | マイクロプロセツサ割込回路 | |
| JPS62195913U (ja) | ||
| JPS6153795A (ja) | 電子回路基板 | |
| JPS6088634U (ja) | 信号切換回路 | |
| JPH0616301B2 (ja) | 集積回路装置 |