JPS60256251A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
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- JPS60256251A JPS60256251A JP11100484A JP11100484A JPS60256251A JP S60256251 A JPS60256251 A JP S60256251A JP 11100484 A JP11100484 A JP 11100484A JP 11100484 A JP11100484 A JP 11100484A JP S60256251 A JPS60256251 A JP S60256251A
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- transmission
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は例えばＤＭＡサイクル時間以トの高速でのデー
タ伝送が可能なデータ伝送方式に関するものである。
タ伝送が可能なデータ伝送方式に関するものである。
［従来波４＃］
近年、オフィスオートメーションの推進によりインテリ
ジェント化された複写機、ファクシミリ、ワードフロセ
ッサ、パーソナルコンピュータ等が広範囲にかつ急速に
普及したが、最近それらの機器・端末の利用を単なるス
タンドアロンにとどめず、ネットワーク化することによ
り企業内情報通信網いわゆるＬＡＮ （ローカルエリア
ネットワーク）等を構築し、独自の効率的情報処理体系
を実現させる動きが現われてきた。
ジェント化された複写機、ファクシミリ、ワードフロセ
ッサ、パーソナルコンピュータ等が広範囲にかつ急速に
普及したが、最近それらの機器・端末の利用を単なるス
タンドアロンにとどめず、ネットワーク化することによ
り企業内情報通信網いわゆるＬＡＮ （ローカルエリア
ネットワーク）等を構築し、独自の効率的情報処理体系
を実現させる動きが現われてきた。
ＬＡＮの構成は一般的に第１図に示す通り、情報を伝送
する伝送線にノートと呼ばれる通信制御装置が接続され
、そのノーｉ・に各挿端末装置Ａ。
する伝送線にノートと呼ばれる通信制御装置が接続され
、そのノーｉ・に各挿端末装置Ａ。
Ｂ、Ｃ，Ｄが接続される。
第１図に示すノート部のブロック図を第２図に示す。
マイクロプロセッサ（以ＦＭＰＵと記す）１００は、伝
送線インターフェイス１０７を通して伝送線へ送信する
送信データや、伝送線よりの受信データの管理、および
アダプタインターフェイス１０３を通して、端末との情
報交換の管理を行っている。ダイレクトメモリアクセス
コン］・ローラ（以下ＤＭＡＣと記す）１０２は送受信
を高速化させるためＭＰＵ１００を介さずに１自接バツ
フアメモリ１０４と送信回路１０５、または受信回路１
０６との間でデータのやり取りを行わ廿る制御を掌る。
送線インターフェイス１０７を通して伝送線へ送信する
送信データや、伝送線よりの受信データの管理、および
アダプタインターフェイス１０３を通して、端末との情
報交換の管理を行っている。ダイレクトメモリアクセス
コン］・ローラ（以下ＤＭＡＣと記す）１０２は送受信
を高速化させるためＭＰＵ１００を介さずに１自接バツ
フアメモリ１０４と送信回路１０５、または受信回路１
０６との間でデータのやり取りを行わ廿る制御を掌る。
バッファメモリ１０４は、送受信データを一時格納して
おくメモリである。
おくメモリである。
ＬＡＮにおいて、情報を伝送する時にＭＰＵ１００かフ
ァームウェア等のソフトウェアコントロールで１バイト
ずつ伝送していたのでは伝送速度が低速になるため、従
来からダイレクトメモリアクセス（以下ＤＭＡと記す）
によるデータ転送を利用して高速にて情報を伝送する方
式が用いられてきた。
ァームウェア等のソフトウェアコントロールで１バイト
ずつ伝送していたのでは伝送速度が低速になるため、従
来からダイレクトメモリアクセス（以下ＤＭＡと記す）
によるデータ転送を利用して高速にて情報を伝送する方
式が用いられてきた。
第３図はデータを直列にて伝送するビットシリアルでの
伝送方式を示す図であり、送信フォーマットがＨＤＬＣ
（ハイレベルデータリンク）方式の場合を示している。
伝送方式を示す図であり、送信フォーマットがＨＤＬＣ
（ハイレベルデータリンク）方式の場合を示している。
また、第４図はデータを並列にて伝送する多線伝送（バ
イトパラレル）での伝送方式を表わしているが、どちら
の伝送方式においてもＤＭＡによるデータ転送を利用し
て高速化を図っている。
イトパラレル）での伝送方式を表わしているが、どちら
の伝送方式においてもＤＭＡによるデータ転送を利用し
て高速化を図っている。
このＬ Ａ Ｎに接続ネれたＤＭＡ転送を用いるノー・
１部のブロック図を第５図に示す。
１部のブロック図を第５図に示す。
図中、アドレス線とデータ線の接続構成が多線による伝
送の場合を示している。
送の場合を示している。
例えば送信要求が発生した時は、ＭＰＵ１００はＤＭＡ
ＣｌＯ２にアドレスデータ、送信すべきデータ数などの
情報を与え、ＤＭＡＣｌＯ２に起動をかける。起動をか
けられたＤＭＡＣＩ Ｏ２は、ＤＭＡの１サイクルでバ
ッファメモリ１０４のｌア］・レスを指定し、■へイト
のデータをバッファメモリ１０４から読み出す。この読
み出されたデータは、送イ、ルジスタ１０７にラッチさ
れ、ドライバ１１３を通して伝送線に送出される。
ＣｌＯ２にアドレスデータ、送信すべきデータ数などの
情報を与え、ＤＭＡＣｌＯ２に起動をかける。起動をか
けられたＤＭＡＣＩ Ｏ２は、ＤＭＡの１サイクルでバ
ッファメモリ１０４のｌア］・レスを指定し、■へイト
のデータをバッファメモリ１０４から読み出す。この読
み出されたデータは、送イ、ルジスタ１０７にラッチさ
れ、ドライバ１１３を通して伝送線に送出される。
受信時も同様にして伝送線よりレジーバ１１４を通して
データが入力され、受信ＦＩＦＯメモリ１０８にセット
されると、これによりＤＭＡＣｌＯ２が起動され、ＤＭ
Ａの１サイクルごとに受４ｊＦＩＦＯメモリ１０８より
ｌバイトの受信データが読み出され、バッファメモリ１
０４に書き込まれる。
データが入力され、受信ＦＩＦＯメモリ１０８にセット
されると、これによりＤＭＡＣｌＯ２が起動され、ＤＭ
Ａの１サイクルごとに受４ｊＦＩＦＯメモリ１０８より
ｌバイトの受信データが読み出され、バッファメモリ１
０４に書き込まれる。
しかし、このような方法では、ＤＭＡの１サイクル時間
によってデータ伝送速度が制限されるという欠点があっ
た。
によってデータ伝送速度が制限されるという欠点があっ
た。
［目的］
本発明はに述した従来技術の不利益に鑑み提案されるも
のであり、主たる目的はＤＭＡの１サイクル時間で制限
されずに高速データ伝送が可能となるデータ伝送方式を
提案することにある。
のであり、主たる目的はＤＭＡの１サイクル時間で制限
されずに高速データ伝送が可能となるデータ伝送方式を
提案することにある。
［実施例］
以Ｆ、図面に基づき本発明の一実施例を詳細に説明する
。
。
第６図〜第１Ｏ図は本発明の一実施例であり、８ビット
ＤＭＡの１サイクルで２パイ］・データの転送を可能と
したものである。
ＤＭＡの１サイクルで２パイ］・データの転送を可能と
したものである。
第６図は本発明に係る一実施例のブロック構成図であり
、図示の如く本実施例は、８ビットのＭＰＵ ｌ ００
．８ヒツ］・のＤＭＡＣＩ Ｏ２，８ヒツトのパスコン
トロール用のパストランシーバ１１０−１．１１０−２
．６４にヒツト （８ＫＢＸ８）の送受信兼用へツファ
メモリ１０４−１．。
、図示の如く本実施例は、８ビットのＭＰＵ ｌ ００
．８ヒツ］・のＤＭＡＣＩ Ｏ２，８ヒツトのパスコン
トロール用のパストランシーバ１１０−１．１１０−２
．６４にヒツト （８ＫＢＸ８）の送受信兼用へツファ
メモリ１０４−１．。
＋ ０４−２、送信データラッチ川の８ヒツトレジスタ
１０７−１ 、ｌｏ’ｌ−２、受信データの一時格納用
８ヒツ１−ＦＩＦＯメモリ１０８−１゜１０８−２、送
信データを伝送線へ送出する８ヒツトドライバ１１３、
伝送線からの受信データを受ける８ピツ］・レシーバ１
１４、各／ζζラフアノモリパストランシーバ、ｌ）Ｍ
ＡＣをセレノ］・するチップセレクト回路１０９、送信
レジスタのどちらを有効にするかを切換える送信レジス
タ切換回路路１１１、どちらのＦＩＦＯメモリに受信デ
ータを格納するかを決める受信ＦＩＦＯ切換回路１１２
、多線式伝送線、説明のために必要のアドレス線、デー
タ線の一部が図示しである。
１０７−１ 、ｌｏ’ｌ−２、受信データの一時格納用
８ヒツ１−ＦＩＦＯメモリ１０８−１゜１０８−２、送
信データを伝送線へ送出する８ヒツトドライバ１１３、
伝送線からの受信データを受ける８ピツ］・レシーバ１
１４、各／ζζラフアノモリパストランシーバ、ｌ）Ｍ
ＡＣをセレノ］・するチップセレクト回路１０９、送信
レジスタのどちらを有効にするかを切換える送信レジス
タ切換回路路１１１、どちらのＦＩＦＯメモリに受信デ
ータを格納するかを決める受信ＦＩＦＯ切換回路１１２
、多線式伝送線、説明のために必要のアドレス線、デー
タ線の一部が図示しである。
図示の如く、ＭＰＵ Ｉ ＯＯのアドレスビットとＤＭ
ＡＣｌＯ２のアドレスピッＩ・は１ビツトずれて接続さ
れている。同様にＭＰＵ１００のアドレスビットとバッ
ファメモリ１０４−１゜１０４−２のアドレスビットも
１ビツトずれて接続されている。従ってＤＭＡＣｌＯ２
のアドレスビットとバッファメモリ１０４−１ 、ｌ
０４−２のアドレスビットはずれていない。
ＡＣｌＯ２のアドレスピッＩ・は１ビツトずれて接続さ
れている。同様にＭＰＵ１００のアドレスビットとバッ
ファメモリ１０４−１゜１０４−２のアドレスビットも
１ビツトずれて接続されている。従ってＤＭＡＣｌＯ２
のアドレスビットとバッファメモリ１０４−１ 、ｌ
０４−２のアドレスビットはずれていない。
バッファメモリ１０４−１．１０４−２のチップセレク
トは」−位アドレスビット°’Ａ１５”とＡ１４°°に
より行ない、かつ、バッファメモリの１と２ （１０ｆ
−１，１０４−２）の選択には下位アドレスピッドＡＯ
′°を用いている。バッファメモリ１（１，０４−１）
よりのデータラインは、パストランシーバ１（１１０−
１）と、送信レジスタ１ （１０７−１）と、受信ＦＩ
Ｆｏメモリｌ （１０８−１）に接続され、他方バッフ
ァメモリ２（１０４−２）のデータラインはパストラン
シーバ２ （ｌ ｌ Ｃ１−２） 、受信レジスタ２（
１０７−２）、受信ＦＩＦＯメモリ２（１０８−２）に
接続されている。
トは」−位アドレスビット°’Ａ１５”とＡ１４°°に
より行ない、かつ、バッファメモリの１と２ （１０ｆ
−１，１０４−２）の選択には下位アドレスピッドＡＯ
′°を用いている。バッファメモリ１（１，０４−１）
よりのデータラインは、パストランシーバ１（１１０−
１）と、送信レジスタ１ （１０７−１）と、受信ＦＩ
Ｆｏメモリｌ （１０８−１）に接続され、他方バッフ
ァメモリ２（１０４−２）のデータラインはパストラン
シーバ２ （ｌ ｌ Ｃ１−２） 、受信レジスタ２（
１０７−２）、受信ＦＩＦＯメモリ２（１０８−２）に
接続されている。
送信レジスタ１．２（１０７−１，１０７−２）の出力
各８木は、各ビット毎に１本に接続され、ドライバ１１
３は各々８ヒツトの入出力になっている。レシーバ１１
４の８ビツト出力は、各受信ＦＩＦＯメモリｌ ０８−
１．１０８−２に共Ｏ 通に接続されている。
各８木は、各ビット毎に１本に接続され、ドライバ１１
３は各々８ヒツトの入出力になっている。レシーバ１１
４の８ビツト出力は、各受信ＦＩＦＯメモリｌ ０８−
１．１０８−２に共Ｏ 通に接続されている。
１−記構酸において、ＭＰＵ１００のアドレス空間とそ
のアドレスに対応するバッファメモリの固有アドレスと
の関係を表わしたのが第７図である。
のアドレスに対応するバッファメモリの固有アドレスと
の関係を表わしたのが第７図である。
第７図において、ａはＭＰＵ１．ＯＯ側からみたアドレ
ス空間」−のデータ配置で、連続したアドレス２Ｍから
２Ｍ＋５にデータｌからデータ６が格納されている図で
あり、同図において、ｂ及びＣはその時実際に各バッフ
ァメモリ１０４−１゜１０４−２に格納されたメモリア
ドレスとデータの関係を示したものである。
ス空間」−のデータ配置で、連続したアドレス２Ｍから
２Ｍ＋５にデータｌからデータ６が格納されている図で
あり、同図において、ｂ及びＣはその時実際に各バッフ
ァメモリ１０４−１゜１０４−２に格納されたメモリア
ドレスとデータの関係を示したものである。
この場合、バッファメモリのセレクトはアドレスビット
“’ Ａ Ｏ”が“°Ｌ′′でバッファメモリ１（１０
４−１）がセレクトされ、” Ｈ”でバッファメモリ２
（１０４−２）がセレクトされるものとしている。すな
わち、ＭＰＵ １００がア］・レス２Ｍをリードライト
した場合、バッファメモリ１（１０４−１）の固有のア
ドレスＭに対してり一ドライトされ、アドレス２Ｍ＋１
をリードライトした時は、バッファメモリ（１０４−２
）のｌ１１１イｊアドレスＭに対してり−Ｉ・ライトさ
れることになる。同様にアドレス２Ｍ＋２の時にはバッ
ファメモリ１ （１０４−１）の固有アドレスＭ＋１が
リードライトされる。このようにして、ＭＰＵ１００か
らみたアドレス空間りの連続データは、各バッファメモ
リに交ＩＩに格納される。
“’ Ａ Ｏ”が“°Ｌ′′でバッファメモリ１（１０
４−１）がセレクトされ、” Ｈ”でバッファメモリ２
（１０４−２）がセレクトされるものとしている。すな
わち、ＭＰＵ １００がア］・レス２Ｍをリードライト
した場合、バッファメモリ１（１０４−１）の固有のア
ドレスＭに対してり一ドライトされ、アドレス２Ｍ＋１
をリードライトした時は、バッファメモリ（１０４−２
）のｌ１１１イｊアドレスＭに対してり−Ｉ・ライトさ
れることになる。同様にアドレス２Ｍ＋２の時にはバッ
ファメモリ１ （１０４−１）の固有アドレスＭ＋１が
リードライトされる。このようにして、ＭＰＵ１００か
らみたアドレス空間りの連続データは、各バッファメモ
リに交ＩＩに格納される。
以１−の状態でバッファメモリに格納されたデータを送
信する制御を第８図のタイミングチャート及び第９図の
送信フローチャー１・を参照して説明する。
信する制御を第８図のタイミングチャート及び第９図の
送信フローチャー１・を参照して説明する。
まず第９図のフローチャートに従って、送信時の動作を
説明する。
説明する。
に述の様にしてＭＰＵ１００によりバッファメモリ１０
４−１ 、ｌ ０４−２に格納した送信データを送信す
る要求が発生すると、ＤＭＡＣｌＯ２が起動される（ス
テップ２００）。そしてＤＭＡが開始されるとパストラ
ンシーバ１１０−１゜１１、０−２の出力はハイインピ
ーダンスとなり、データバスはバッファメモリ１０４−
１，１０４−２と送信レジスタ１０７−１．１０７−２
間のデータ転送のために開放される（ステップ２０１）
、以下ＭＰＵ１００からみたアドレス空間トのアドレス
２Ｍからのデータを送信する場合について述べる。この
場合ＤＭＡＣＩ Ｏ２の出力アドレスはアドレスビット
が１ビツトシフトされているため、２Ｍの半分のＭがＤ
ＭＡ送信開始アドレスとして事前に設定される。従って
、アドレ２ スパスにはまずＭが出力される（ステップ２０２）。
４−１ 、ｌ ０４−２に格納した送信データを送信す
る要求が発生すると、ＤＭＡＣｌＯ２が起動される（ス
テップ２００）。そしてＤＭＡが開始されるとパストラ
ンシーバ１１０−１゜１１、０−２の出力はハイインピ
ーダンスとなり、データバスはバッファメモリ１０４−
１，１０４−２と送信レジスタ１０７−１．１０７−２
間のデータ転送のために開放される（ステップ２０１）
、以下ＭＰＵ１００からみたアドレス空間トのアドレス
２Ｍからのデータを送信する場合について述べる。この
場合ＤＭＡＣＩ Ｏ２の出力アドレスはアドレスビット
が１ビツトシフトされているため、２Ｍの半分のＭがＤ
ＭＡ送信開始アドレスとして事前に設定される。従って
、アドレ２ スパスにはまずＭが出力される（ステップ２０２）。
バッファメモリ１ （１０４−１）、バッファメモリ２
（１０４−２）は前にも述べたようにアドレスピッｌ
−”ＡＯ”を含めたアドレスパスの内容でチップセレク
トされるが、ＤＭＡサイクルの間は、チップセレクト回
路１０９は、アドレスピッ）”ＡＯ”を無視する。この
ためアドレスＭによりバッファメモリｌ （１０４−１
）とバッファメモリ２ （１０４−２）が同時に選択さ
れる（ステップ２０３）。
（１０４−２）は前にも述べたようにアドレスピッｌ
−”ＡＯ”を含めたアドレスパスの内容でチップセレク
トされるが、ＤＭＡサイクルの間は、チップセレクト回
路１０９は、アドレスピッ）”ＡＯ”を無視する。この
ためアドレスＭによりバッファメモリｌ （１０４−１
）とバッファメモリ２ （１０４−２）が同時に選択さ
れる（ステップ２０３）。
従ってＤＭＡの１サイクルでバッファメモリ１（１０４
−１）のアドレスＭのデータｌバイトと、バッファメモ
リ２ （１０４−２）のアドレスＭのデータ１バイトの
計２バイトが読み出され（ステップ２０４）、ＤＭＡＣ
クロックに同期した送信レジスタラッチクロツタにより
、バッファメモリ１ （１０４−１）のデータｌは送信
レジスタｌ （１０７−１）に、バッファメモリ２ （
１０４−２）のデータ２は送信レジスタ２（１０７−２
）にそれぞれラッチされる（ステップ２０５）。
−１）のアドレスＭのデータｌバイトと、バッファメモ
リ２ （１０４−２）のアドレスＭのデータ１バイトの
計２バイトが読み出され（ステップ２０４）、ＤＭＡＣ
クロックに同期した送信レジスタラッチクロツタにより
、バッファメモリ１ （１０４−１）のデータｌは送信
レジスタｌ （１０７−１）に、バッファメモリ２ （
１０４−２）のデータ２は送信レジスタ２（１０７−２
）にそれぞれラッチされる（ステップ２０５）。
そして次のＤＭＡサイクルではバッファメモリ１ （１
０４−１）からデータ３が、バッファメモリ２ （１０
４−２）からデータ４が読み出され、前と同様に各送信
レジスタにラッチされることになるが、このラッチされ
る前に、以前のデータｌとデータ２は、送信レジスタ切
換回路１１１によりＤＭＡＣクロックに同期してデータ
ｌ、データ２の順に伝送線に出力されている（ステップ
２０６〜２０８）。すなわちデータｌとデータ２をラッ
チした次のＤＭＡサイクルの前半の半周期では、送信レ
ジスタ！ （１０７−１）が選択されデータｌが、後半
の甲−周期では送信レジスタ２（１０７−２）が選択さ
れデータ２がそれぞれトライバ１１３を通して伝送線に
出力される。
０４−１）からデータ３が、バッファメモリ２ （１０
４−２）からデータ４が読み出され、前と同様に各送信
レジスタにラッチされることになるが、このラッチされ
る前に、以前のデータｌとデータ２は、送信レジスタ切
換回路１１１によりＤＭＡＣクロックに同期してデータ
ｌ、データ２の順に伝送線に出力されている（ステップ
２０６〜２０８）。すなわちデータｌとデータ２をラッ
チした次のＤＭＡサイクルの前半の半周期では、送信レ
ジスタ！ （１０７−１）が選択されデータｌが、後半
の甲−周期では送信レジスタ２（１０７−２）が選択さ
れデータ２がそれぞれトライバ１１３を通して伝送線に
出力される。
これらのタイミングを表わしたのが第８図に小ナタイミ
ングチャートである。
ングチャートである。
これはＤＭＡの１サイクルで２バイト分のデータ伝送に
相当し、ＤＭＡの１サイクルの２ （ｇの伝送速度が得
られたことになる。
相当し、ＤＭＡの１サイクルの２ （ｇの伝送速度が得
られたことになる。
データの送信が終了すると（ステップ２０９）、ＤＭＡ
ＣｌＯ２は停止し、ＭＰＵ Ｉ ＯＯに制御が戻ること
になる（ステップ２１０）。
ＣｌＯ２は停止し、ＭＰＵ Ｉ ＯＯに制御が戻ること
になる（ステップ２１０）。
次に伝送線を通して送られてきたデータの受信動作を第
１Ｏ図の受信動作フローチャー１・、及び第１１図の受
信タイミングチャートを参照して説明する。
１Ｏ図の受信動作フローチャー１・、及び第１１図の受
信タイミングチャートを参照して説明する。
５
ここでは受信データはＤＭＡのｌサイクルの２倍の速さ
で送られてきても処理することができる。
で送られてきても処理することができる。
伝送線中のＲＭ（レコードマーク）線は“Ｈｏ。
の時にデータクロックが有効であることを示す制御線で
ある。ＲＭがＨ°°となったことを検知すると（ステッ
プ２１１）、受信ＦＩＦＯ切換回路１１２により選択さ
れた受信ＦＩＦＯメモリにデータが格納される。すなわ
ち受信クロックの立１−りに同期して受信ＦＩＦＯメモ
リ１ （１０８−１）にデータが格納され（ステップ２
１２）、データクロックの立下りに回期して受信ＦＩＦ
Ｏメモリ２ （１０８−２）にデータが格納される（ス
テップ２１３）。受信ＦＩＦＯメモリ１０８−１．１０
８−２の両方にデータが格納されたことを検知すると、
ＤＭＡＣ１０’２はが起動７ ６ される（ステップ２１４）、ＤＭＡが開始されるとパス
トランシーへ出力はハイイノピーダンスとなる（ステッ
プ２１５）。
ある。ＲＭがＨ°°となったことを検知すると（ステッ
プ２１１）、受信ＦＩＦＯ切換回路１１２により選択さ
れた受信ＦＩＦＯメモリにデータが格納される。すなわ
ち受信クロックの立１−りに同期して受信ＦＩＦＯメモ
リ１ （１０８−１）にデータが格納され（ステップ２
１２）、データクロックの立下りに回期して受信ＦＩＦ
Ｏメモリ２ （１０８−２）にデータが格納される（ス
テップ２１３）。受信ＦＩＦＯメモリ１０８−１．１０
８−２の両方にデータが格納されたことを検知すると、
ＤＭＡＣ１０’２はが起動７ ６ される（ステップ２１４）、ＤＭＡが開始されるとパス
トランシーへ出力はハイイノピーダンスとなる（ステッ
プ２１５）。
ＤＭＡの受信開始アドレスがＭＰＵのア］・レス空間２
Ｍで指定されているとすると、ＤＭＡＣｌＯ２には事前
に受信開始アドレスＭが設定されており、ＤＭＡＣｌ
０２はまずアドレスＭを出力する（ステップ２１６）。
Ｍで指定されているとすると、ＤＭＡＣｌＯ２には事前
に受信開始アドレスＭが設定されており、ＤＭＡＣｌ
０２はまずアドレスＭを出力する（ステップ２１６）。
受信ＦＩＦＯメモリ１ （１０８−１） と受信ＦＩＦ
Ｏメモリ２（１０８−２）の両方にＤＭＡＣｌＯ２に回
期したデータ読み出しクロック（図示せず）が′Ｊえら
れ、各受信ＦＩＦＯメモリ両方（１０８−１。
Ｏメモリ２（１０８−２）の両方にＤＭＡＣｌＯ２に回
期したデータ読み出しクロック（図示せず）が′Ｊえら
れ、各受信ＦＩＦＯメモリ両方（１０８−１。
１０８−２）から同時にデータが出力される（ステップ
２１７） 、受信ＦＩＦＯメモリ１（１０Ｂ−１）から
のデータはバッファメモリ１（１０４−１）のアドレス
Ｍへ格納され、受信８ ＦＩＦＯメモリ２ （１０８−２）からのデータはバッ
ファメモリ２（１０４−２）のアドレスＭへ格納される
（ステップ２１７）。
２１７） 、受信ＦＩＦＯメモリ１（１０Ｂ−１）から
のデータはバッファメモリ１（１０４−１）のアドレス
Ｍへ格納され、受信８ ＦＩＦＯメモリ２ （１０８−２）からのデータはバッ
ファメモリ２（１０４−２）のアドレスＭへ格納される
（ステップ２１７）。
ＤＭＡＣｌＯ２はＤＭＡによる受信処理の１サイクルが
終了するとアドレスを更新する（ステップ２１８）。こ
のようにＲＭが°゛Ｈ゛°の間、受信ＦＩＦＯメモリか
らのＤＭＡ要求をうけつけ、ＲＭが°Ｌ″になるまで前
記動作がくり返し実行される。
終了するとアドレスを更新する（ステップ２１８）。こ
のようにＲＭが°゛Ｈ゛°の間、受信ＦＩＦＯメモリか
らのＤＭＡ要求をうけつけ、ＲＭが°Ｌ″になるまで前
記動作がくり返し実行される。
このようにして、ＤＭＡの１サイクルで２バイト分のデ
ータが読み込まれ、バッファメモリ（１０４−１，１０
４−２）に対して書き込みが行われたことになる。
ータが読み込まれ、バッファメモリ（１０４−１，１０
４−２）に対して書き込みが行われたことになる。
以ｌ−の実施例ではＤＭＡＩサイクルで２バイト分のデ
ータの送信、受信を行なう例を示したが、２バイト分の
データの送信、受信にとどまらず９ ＤＭＡ １サイクルで行なえるデータ足な容易に多バイ
ト幅に拡張でき、更に高速伝送が０丁能となる。
ータの送信、受信を行なう例を示したが、２バイト分の
データの送信、受信にとどまらず９ ＤＭＡ １サイクルで行なえるデータ足な容易に多バイ
ト幅に拡張でき、更に高速伝送が０丁能となる。
また本実施例では、伝送線が多線０、送の場合について
説明したが、直列伝送（シリアル伝送）にも応用できる
。
説明したが、直列伝送（シリアル伝送）にも応用できる
。
［効果］
以ｌ−述へた毎〈本発明によれば、高速のデータ伝送が
実現でき、ＤＭＡＩサイクルの２ｒｌ（ｎは＋Ｆの整数
）倍の伝送速度が達成できる。
実現でき、ＤＭＡＩサイクルの２ｒｌ（ｎは＋Ｆの整数
）倍の伝送速度が達成できる。
第１図は一般的なＬＡＮの構成図、
第２図は一般的なノート部のブロック図。
第３図はＨＤ Ｌ Ｃ方式によるデータＵ、送の例を示
す図、 第４図は多線式へイＩ・パラレルによる伝送線の０ 例を示す図、 第５図は従来におけるデータ伝送制御部のブロック図、 第６図は本発明における一実施例のデータ伝送制御部の
ブロック図、 第７図は本実施例におけるアドレス空間上のデータ位置
とバッファメモリのアドレス」二のデータ位置との相関
を示す相関図。 第８図は本実施例における送信制御タイミングチャート
、 第９図は本実施例における送信動作フローチャート、 第１０図は本実施例における受信動作フローチャート、 第１１図は本実施例における受信タインミングチャート
である。 図中１００・・・ＭＰＬＪ、１０７・・・伝送線インタ
フェース、１０２・・・ＤＭＡＣ１１０３・・・アタブ
タインタフェース、１０４．１０４−１ 、］ ０１ｌ
−２・・・バッファメモリ、１０５・・・送イ、１回路
、１０６・・・受信回路、１０７，１０７−１，１０７
−２・・・送信レジスタ、１０８．１０８−１．１０１
１１２・・・受信ＦＩＦＯメモリ、１０９・・・チツプ
セレク］・回、路、１１０，１ｌｏ−１，１１０−２・
・・パストライバ、１１２・・・受信ＦＩＦＯ切換回路
、１１３・・・トライバ、１１４・・・レジーバである
。 ２
す図、 第４図は多線式へイＩ・パラレルによる伝送線の０ 例を示す図、 第５図は従来におけるデータ伝送制御部のブロック図、 第６図は本発明における一実施例のデータ伝送制御部の
ブロック図、 第７図は本実施例におけるアドレス空間上のデータ位置
とバッファメモリのアドレス」二のデータ位置との相関
を示す相関図。 第８図は本実施例における送信制御タイミングチャート
、 第９図は本実施例における送信動作フローチャート、 第１０図は本実施例における受信動作フローチャート、 第１１図は本実施例における受信タインミングチャート
である。 図中１００・・・ＭＰＬＪ、１０７・・・伝送線インタ
フェース、１０２・・・ＤＭＡＣ１１０３・・・アタブ
タインタフェース、１０４．１０４−１ 、］ ０１ｌ
−２・・・バッファメモリ、１０５・・・送イ、１回路
、１０６・・・受信回路、１０７，１０７−１，１０７
−２・・・送信レジスタ、１０８．１０８−１．１０１
１１２・・・受信ＦＩＦＯメモリ、１０９・・・チツプ
セレク］・回、路、１１０，１ｌｏ−１，１１０−２・
・・パストライバ、１１２・・・受信ＦＩＦＯ切換回路
、１１３・・・トライバ、１１４・・・レジーバである
。 ２
Claims (1)
- 通信媒体を介して互いに接続された情報処理装置間のデ
ータ伝送方式であって、前記情報処理装置に、記憶手段
のデータを所定のサイクルに従って直接アクセスするＤ
ＭＡコントローラと、共通のアドレス値によりアクセス
される少なくとも２つの記憶手段と、数少なくとも２つ
の記憶手段に対して同時にデータの読み／書きを行う読
み／書き手段と、該読み／書き手段にての読み／書きデ
ータを順次所定の順序で前記通信媒体を介して伝送する
データ伝送手段とを備え、前記ＤＭＡコントローラのサ
イクル時間により制限される伝送速度以上のデータ伝送
を可能としたことを特徴とするデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100484A JPS60256251A (ja) | 1984-06-01 | 1984-06-01 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100484A JPS60256251A (ja) | 1984-06-01 | 1984-06-01 | デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60256251A true JPS60256251A (ja) | 1985-12-17 |
Family
ID=14549959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11100484A Pending JPS60256251A (ja) | 1984-06-01 | 1984-06-01 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60256251A (ja) |
-
1984
- 1984-06-01 JP JP11100484A patent/JPS60256251A/ja active Pending
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