JPS63193178A - Ｃｒｔ表示装置 - Google Patents
Ｃｒｔ表示装置Info
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- JPS63193178A JPS63193178A JP62024704A JP2470487A JPS63193178A JP S63193178 A JPS63193178 A JP S63193178A JP 62024704 A JP62024704 A JP 62024704A JP 2470487 A JP2470487 A JP 2470487A JP S63193178 A JPS63193178 A JP S63193178A
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- JP
- Japan
- Prior art keywords
- output
- width
- signal
- latch
- character
- Prior art date
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パソコン、ＦＡシコンローラ等のＣＲＴにキ
ャラクタ表示をするＣＲＴ表示装置に関し、特に全角表
示（たとえば１６Ｘ １６ドツト）と半角表示（８ｘ
１６ドツト）を混在させて表示するＣＲＴ表示装置に関
する。
ャラクタ表示をするＣＲＴ表示装置に関し、特に全角表
示（たとえば１６Ｘ １６ドツト）と半角表示（８ｘ
１６ドツト）を混在させて表示するＣＲＴ表示装置に関
する。
ＣＲＴに文字を表示する場合、全角表示（たと、えば１
６Ｘ １６ドツト）のみでは１画面に表示できる文字数
が制限され、半角表示（たとえば８×１６ドツト）によ
りより多くの文字数を表示したいことがある。また、全
角文字と半角文字を混在させて表示したいこともある。
６Ｘ １６ドツト）のみでは１画面に表示できる文字数
が制限され、半角表示（たとえば８×１６ドツト）によ
りより多くの文字数を表示したいことがある。また、全
角文字と半角文字を混在させて表示したいこともある。
従来、このような場合、表示すイクルを半角表示にあわ
せ、全角表示の時には、２回の表示すイクルで全角文字
１文字を表示していた。
せ、全角表示の時には、２回の表示すイクルで全角文字
１文字を表示していた。
第６図はこの方式による全角（１６Ｘ １６） 、半角
（８Ｘ １６）表示のＣＲＴ表示装置の従来例のブロッ
ク図である。
（８Ｘ １６）表示のＣＲＴ表示装置の従来例のブロッ
ク図である。
このＣＲＴ表示装置は、ＣＲＴコントローラ２０、ビデ
オＲＡＭ２１．２２、キャラクタジェネレータ２３、Ｐ
／Ｓ変換器２４、タイミング発生回路２５で構成されて
いる。
オＲＡＭ２１．２２、キャラクタジェネレータ２３、Ｐ
／Ｓ変換器２４、タイミング発生回路２５で構成されて
いる。
第７図は第６図のＣＲＴ表示装置のタイムチャートであ
る。
る。
ＣＲＴコントローラ２０から１表示すイクル（８ドツト
）毎に出力されるビデオＲＡＭアドレス２６によりビデ
オＲＡＭ２１．ビデオＲＡＭ２２がアクセスされ、ビデ
オＲＡＭ２１．２２からそのアクセスタイムＴＭＩ遅れ
てビデオＲＡＭ出力２７．２８が出力される。このビデ
オＲＡＭ出力２７．２８によりキャラクタジェネレータ
２３がアクセスされＳその出力データ２９がタイミング
発生回路２５からキャラクタジェネレータ２３のアクセ
スタイムＴＭ２を確保してラッチ信号３０によりＰ／Ｓ
変換器２４にラッチされ、ロード信号３１によりＰ／Ｓ
変換されてビデオ信号が出力され、半角表示の場合には
１表示すイクル毎に、全角表示の場合には２回の表示す
イクルで１文字が表示される。
）毎に出力されるビデオＲＡＭアドレス２６によりビデ
オＲＡＭ２１．ビデオＲＡＭ２２がアクセスされ、ビデ
オＲＡＭ２１．２２からそのアクセスタイムＴＭＩ遅れ
てビデオＲＡＭ出力２７．２８が出力される。このビデ
オＲＡＭ出力２７．２８によりキャラクタジェネレータ
２３がアクセスされＳその出力データ２９がタイミング
発生回路２５からキャラクタジェネレータ２３のアクセ
スタイムＴＭ２を確保してラッチ信号３０によりＰ／Ｓ
変換器２４にラッチされ、ロード信号３１によりＰ／Ｓ
変換されてビデオ信号が出力され、半角表示の場合には
１表示すイクル毎に、全角表示の場合には２回の表示す
イクルで１文字が表示される。
ここで、参考のために他の従来例について説明する。
■特開昭６０−５７３７４ ｒ文字表示制御方法」表示
ＲＡＭにＣＰＵとＣＲＴコントローラが両方アクセスで
きるシステムで、このアクセスを効率良くすることを目
的としており、本願とは目的を異にしている。ただし、
本願の従来例（半角表示を基本表示すイクルとする）の
１つになっている。
ＲＡＭにＣＰＵとＣＲＴコントローラが両方アクセスで
きるシステムで、このアクセスを効率良くすることを目
的としており、本願とは目的を異にしている。ただし、
本願の従来例（半角表示を基本表示すイクルとする）の
１つになっている。
■特開昭５８−１３６０９Ｏｒ表示制御装置」半角と全
角でシフトクロック（ロード）の周期を変えている。半
角と全角の文字コードを同一バイト長（特に説明されて
いないが、そのように判断される）としているため、半
角と全角が混在している時は、１ラスタ（１桁）あたり
の表示ＲＡＭ上での文字コード数が異る。つまり、ＣＲ
Ｔコントローラの表示すイクル数（表示ＲＡＭへのアク
セスの回数）が行毎に異ることになる。簡単のため、全
角文字なら６文字／行の表示とすると、半角が４文字入
ると、１水平周期は一定のため１行あたり８文字となり
、半角の文字の数に比例して１行あたりの文字コード数
（ＣＲＴコントローラのアクセス回数）が異る。１水平
周期を一定とするためには別のコントロールが必要とな
り、この発明だけでは実現不可能と思われる。
角でシフトクロック（ロード）の周期を変えている。半
角と全角の文字コードを同一バイト長（特に説明されて
いないが、そのように判断される）としているため、半
角と全角が混在している時は、１ラスタ（１桁）あたり
の表示ＲＡＭ上での文字コード数が異る。つまり、ＣＲ
Ｔコントローラの表示すイクル数（表示ＲＡＭへのアク
セスの回数）が行毎に異ることになる。簡単のため、全
角文字なら６文字／行の表示とすると、半角が４文字入
ると、１水平周期は一定のため１行あたり８文字となり
、半角の文字の数に比例して１行あたりの文字コード数
（ＣＲＴコントローラのアクセス回数）が異る。１水平
周期を一定とするためには別のコントロールが必要とな
り、この発明だけでは実現不可能と思われる。
■特開昭５９−１１１１８６ ｒ文字表示制御装置」
基本サイクルは半角文字（この例では４ドツト）であり
、この点が本発明と異なる。半角単位で表示すイクルを
実行すると、その分実行サイクルの周期は短くなくては
ならず、高速のＣＲＴコントローラが必要となる。逆に
言えばＣＲＴコントローラの上限のスピードに半角表示
周期をあわせなければならない。
基本サイクルは半角文字（この例では４ドツト）であり
、この点が本発明と異なる。半角単位で表示すイクルを
実行すると、その分実行サイクルの周期は短くなくては
ならず、高速のＣＲＴコントローラが必要となる。逆に
言えばＣＲＴコントローラの上限のスピードに半角表示
周期をあわせなければならない。
上述した従来のＣＲＴ表示装置は以下のような欠点があ
る。
る。
■ 第１に、１表示すイクルを半角のドツト数（８ドツ
ト）にしなければならないということである。つまり、
ＣＲＴコントローラからのアドレス出力、ビデオＲＡＭ
のアクセスのサイクルが８ドツト時間単位であり、高精
彩度な表示をおこなう時には、ＲＡＭ、キャラクタジェ
ネレータのアクセスタイムやＣＲＴコントローラの制御
能力を越えてしまうこともある。
ト）にしなければならないということである。つまり、
ＣＲＴコントローラからのアドレス出力、ビデオＲＡＭ
のアクセスのサイクルが８ドツト時間単位であり、高精
彩度な表示をおこなう時には、ＲＡＭ、キャラクタジェ
ネレータのアクセスタイムやＣＲＴコントローラの制御
能力を越えてしまうこともある。
■ 第２に、文字コードを半角単位にしなければならな
い点である。たとえば第５図に示す全角文字「全」の左
半分と右半分を別々のコードにしなけわばならない。こ
れは画面を作るソフトウェアにとってはわずられしい。
い点である。たとえば第５図に示す全角文字「全」の左
半分と右半分を別々のコードにしなけわばならない。こ
れは画面を作るソフトウェアにとってはわずられしい。
（問題点を解決するための手段〕
本発明のＣＲＴ表示装置は、
キャラクタコードが全角文字については偶数バイトで、
半角文字についてはその半分のバイト数で構成され、か
つそのキャラクタコードの最上位ビットが全角文字か半
角文字かの判別に使用され、 １つのアドレスに対して、全角文字であればキャラクタ
コードの下位側、上位側がそれぞれ書込まれ、半角文字
であれば各々１文字分のキャラクタコードが書込まれて
いる第１、第２のビデオＲＡＭと、 ラッチ信号により第１のビデオＲＡＭの出力をラッチし
、出力イネーブル信号により出力する第１のラッチ回路
と、 ラッチ信号により第２のビデオＲＡＭの出力をラッチし
、出力イネーブル信号により出力する第２、第３のラッ
チ回路と、 第１および第２のラッチ回路の出力を下位アドレス、第
３のラッチ回路の出力を上位アドレスとし、かつ出力さ
れるドツトパターンの左半分、右半分を指定する入力を
有するキャラクタジェネレータと、 ラッチ信号によりキャラクタジェネレータの出力をラッ
チし、ロード信号によりパラレル／シリアル変換して、
ビデオ信号として出力する第１のＰ／Ｓ変換器と、 ラッチ信号によりキャラクタジェネレータの出力をラッ
チし、ロード信号によりパラレル／シリアル変換して第
１のＰ／Ｓ変換器に出力する第２のＰ／Ｓ変換器と、 第１、第２、第３のラッチ回路にラッチ信号を出力する
とともに第２のビデオＲＡＭの出力の最上位ビットを入
力して全角表示か半角表示かを判別し、全角表示であれ
ば、第１、第３のラッチ回路に出力イネーブル信号を出
力し、キャラクタジェネレータに対してドツトパターン
の左半分を指定して第１のＰ／Ｓ変換器にラッチ信号を
出力し、次に右半分を指定して第２のＰ／Ｓ変換器にラ
ッチ信号を出力し、最後に第１、第２のＰ／Ｓ変換器に
ロード信号を出力し、半角表示であれば第３のラッチ回
路をディセーブルにしてキャラクタジェネレータの上位
アドレスを全てＯにし、第１のラッチ回路に出力イネー
ブル信号を出力し、第１のＰ／Ｓ変換器にラッチ信号を
出力し、左側半角文字パターンとしてラッチさせ、次に
第２のラッチ回路に出力イネーブル信号を出力し、第２
のＰ／Ｓ変換器にラッチ信号を出力し、右側半角文字パ
ターンとしてラッチさせ、最後に第１、第２のＰ／Ｓ変
換器にロード信号を出力するタイミング発生回路と、 タイミング発生回路を起動するＣＲＴコントローラとを
有する。
半角文字についてはその半分のバイト数で構成され、か
つそのキャラクタコードの最上位ビットが全角文字か半
角文字かの判別に使用され、 １つのアドレスに対して、全角文字であればキャラクタ
コードの下位側、上位側がそれぞれ書込まれ、半角文字
であれば各々１文字分のキャラクタコードが書込まれて
いる第１、第２のビデオＲＡＭと、 ラッチ信号により第１のビデオＲＡＭの出力をラッチし
、出力イネーブル信号により出力する第１のラッチ回路
と、 ラッチ信号により第２のビデオＲＡＭの出力をラッチし
、出力イネーブル信号により出力する第２、第３のラッ
チ回路と、 第１および第２のラッチ回路の出力を下位アドレス、第
３のラッチ回路の出力を上位アドレスとし、かつ出力さ
れるドツトパターンの左半分、右半分を指定する入力を
有するキャラクタジェネレータと、 ラッチ信号によりキャラクタジェネレータの出力をラッ
チし、ロード信号によりパラレル／シリアル変換して、
ビデオ信号として出力する第１のＰ／Ｓ変換器と、 ラッチ信号によりキャラクタジェネレータの出力をラッ
チし、ロード信号によりパラレル／シリアル変換して第
１のＰ／Ｓ変換器に出力する第２のＰ／Ｓ変換器と、 第１、第２、第３のラッチ回路にラッチ信号を出力する
とともに第２のビデオＲＡＭの出力の最上位ビットを入
力して全角表示か半角表示かを判別し、全角表示であれ
ば、第１、第３のラッチ回路に出力イネーブル信号を出
力し、キャラクタジェネレータに対してドツトパターン
の左半分を指定して第１のＰ／Ｓ変換器にラッチ信号を
出力し、次に右半分を指定して第２のＰ／Ｓ変換器にラ
ッチ信号を出力し、最後に第１、第２のＰ／Ｓ変換器に
ロード信号を出力し、半角表示であれば第３のラッチ回
路をディセーブルにしてキャラクタジェネレータの上位
アドレスを全てＯにし、第１のラッチ回路に出力イネー
ブル信号を出力し、第１のＰ／Ｓ変換器にラッチ信号を
出力し、左側半角文字パターンとしてラッチさせ、次に
第２のラッチ回路に出力イネーブル信号を出力し、第２
のＰ／Ｓ変換器にラッチ信号を出力し、右側半角文字パ
ターンとしてラッチさせ、最後に第１、第２のＰ／Ｓ変
換器にロード信号を出力するタイミング発生回路と、 タイミング発生回路を起動するＣＲＴコントローラとを
有する。
このように、１表示すイクルに全角文字１文字または半
角文字２文字を表示することにより、全角文字のドツト
数を１表示すイクルとしたままで全角／半角ともに表示
が可能であり、比較的低速なＣＲＴコントローラ、ＲＡ
Ｍ、キャラクタジェネレータでも高精彩度な表示を行な
うことができる。
角文字２文字を表示することにより、全角文字のドツト
数を１表示すイクルとしたままで全角／半角ともに表示
が可能であり、比較的低速なＣＲＴコントローラ、ＲＡ
Ｍ、キャラクタジェネレータでも高精彩度な表示を行な
うことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＣＲＴ表示装置の一実施例のブロック
図、第２図はそのタイミングチャート、第３図は゛本実
施例における文字コードを示す図、第４図はキャラクタ
ジェネレータ８のアドレスを示す図、第５図は本実施例
における全角表示、半角表示の例を示す図である。
図、第２図はそのタイミングチャート、第３図は゛本実
施例における文字コードを示す図、第４図はキャラクタ
ジェネレータ８のアドレスを示す図、第５図は本実施例
における全角表示、半角表示の例を示す図である。
本実施例は、第５図に示すように、全角文字を１６Ｘ１
６ドツト、半角文字を１６×８ドツトで表示するもので
、キャラクタコードは、第３図に示すように、全角文字
については第１バイト（上位バイト）と第２バイト（下
位バイト）の２バイトで構成され、半角文字については
その半分の１バイトで構成され、これによりＪＩＳの文
字コード（ＪＩＳＣ６２２６）に準拠したコードが可能
である。ただし、全角文字のキャラクタコードの第１バ
イトの最上位ビットが全角／半角の判別用で、全角文字
の場合“１”、半角文字の場合“０”となっている。ま
た、半角文字のキャラクタコードは最上位ビットは“０
”となっている。
６ドツト、半角文字を１６×８ドツトで表示するもので
、キャラクタコードは、第３図に示すように、全角文字
については第１バイト（上位バイト）と第２バイト（下
位バイト）の２バイトで構成され、半角文字については
その半分の１バイトで構成され、これによりＪＩＳの文
字コード（ＪＩＳＣ６２２６）に準拠したコードが可能
である。ただし、全角文字のキャラクタコードの第１バ
イトの最上位ビットが全角／半角の判別用で、全角文字
の場合“１”、半角文字の場合“０”となっている。ま
た、半角文字のキャラクタコードは最上位ビットは“０
”となっている。
ビデオＲＡＭ２．３ （それぞれ下位側、上位側）には
画面（フレーム）イメージでキャラクタコードが書かれ
、ビデオＲＡＭ２．３のアドレス１１は画面上の位置に
対応している。全角文字（１６ドツト幅）の場合、２バ
イト、半角文字（８ドツト幅）の場合、１バイトのキャ
ラクタコードでビデオＲＡＭ２．３に書込むことにより
、ビデオＲＡＭ２．３と画面との対応が容易になってい
る。
画面（フレーム）イメージでキャラクタコードが書かれ
、ビデオＲＡＭ２．３のアドレス１１は画面上の位置に
対応している。全角文字（１６ドツト幅）の場合、２バ
イト、半角文字（８ドツト幅）の場合、１バイトのキャ
ラクタコードでビデオＲＡＭ２．３に書込むことにより
、ビデオＲＡＭ２．３と画面との対応が容易になってい
る。
ラッチ回路４はラッチ信号ＬＴによりビデオＲＡＭ２の
出力１３をラッチし、出力イネーブル信号ＯＥＩにより
出力する。ラッチ回路５はラッチ信号ＬＴＩによりビデ
オＲＡＭ３の出力１４をラッチし、出力イネーブル信号
ＯＥ２により出力する。ラッチ回路６はラッチ信号ＬＴ
によりビデオＲＡＭ３の出力をラッチし、出カイネーブ
ル信号狂により出力する。キャラクタジェネレータ８は
、第４図に示すように、タイミング発生回路７からのＡ
ｎ信号（出力するドツトパターンの右半分、左半分の指
定）、ＣＲＴコントローラ１からのラスクアドレスＲＡ
Ｇ〜ＲＡ３ 、ラッチ回路４．５の出力１６（下位アド
レス）、ラッチ回路６の出力１７（上位アドレス）をそ
れぞれアドレス端子へ〇、 ＡＩ ＮＡ４． Ａ５〜Ａ
１２． ＡＩ３ ＮＡ２０に入力し、出力端子Ｄｏ〜Ｄ
７カラドツトパターン１８を出力する。ただし、半角文
字の場合、ＣＡＨ（キャラクタジェネレータ８の上位ア
ドレス）＝０である。Ｐ／Ｓ変換器９．１０は７４Ｈ（
：５９７のようなラッチ付シフトレジスタで、シリアル
接続されそれぞれラッチ信号ＬＴＰ／Ｓ １ 。
出力１３をラッチし、出力イネーブル信号ＯＥＩにより
出力する。ラッチ回路５はラッチ信号ＬＴＩによりビデ
オＲＡＭ３の出力１４をラッチし、出力イネーブル信号
ＯＥ２により出力する。ラッチ回路６はラッチ信号ＬＴ
によりビデオＲＡＭ３の出力をラッチし、出カイネーブ
ル信号狂により出力する。キャラクタジェネレータ８は
、第４図に示すように、タイミング発生回路７からのＡ
ｎ信号（出力するドツトパターンの右半分、左半分の指
定）、ＣＲＴコントローラ１からのラスクアドレスＲＡ
Ｇ〜ＲＡ３ 、ラッチ回路４．５の出力１６（下位アド
レス）、ラッチ回路６の出力１７（上位アドレス）をそ
れぞれアドレス端子へ〇、 ＡＩ ＮＡ４． Ａ５〜Ａ
１２． ＡＩ３ ＮＡ２０に入力し、出力端子Ｄｏ〜Ｄ
７カラドツトパターン１８を出力する。ただし、半角文
字の場合、ＣＡＨ（キャラクタジェネレータ８の上位ア
ドレス）＝０である。Ｐ／Ｓ変換器９．１０は７４Ｈ（
：５９７のようなラッチ付シフトレジスタで、シリアル
接続されそれぞれラッチ信号ＬＴＰ／Ｓ １ 。
ＬＴＰ／Ｓ２によりキャラクタジェネレータ８の出力１
８をラッチし、ロード信号Ｐ／ＳＬＤによりＰ／Ｓ変換
し、その結果Ｐ／Ｓ変換器９からビデオ信号が出力され
る。タイミング発生回路７はＣＲＴコントローラ１によ
り起動され、ビデオＲＡＭ３の出力１４の最上位ビット
１５（全角／半角判別用）を入力し、ラッチ信号ＬＴ、
ＬＴＰ／Ｓ１． ＬＴＰ／Ｓ２、出カイネーブル信号
ｉ汀１石、１汀、ロード信号Ｐ／ＳＬＤを出力する。
８をラッチし、ロード信号Ｐ／ＳＬＤによりＰ／Ｓ変換
し、その結果Ｐ／Ｓ変換器９からビデオ信号が出力され
る。タイミング発生回路７はＣＲＴコントローラ１によ
り起動され、ビデオＲＡＭ３の出力１４の最上位ビット
１５（全角／半角判別用）を入力し、ラッチ信号ＬＴ、
ＬＴＰ／Ｓ１． ＬＴＰ／Ｓ２、出カイネーブル信号
ｉ汀１石、１汀、ロード信号Ｐ／ＳＬＤを出力する。
次に、本実施例の動作を第２図のタイミングチャートに
より説明する。
より説明する。
まず、表示すイクルのはじめで、ＣＲＴコントローラ１
は表示アドレスであるビデオＲＡＭアドレス１１を出力
する。ビデオＲＡＭ２．３からはビデオＲＡＭ２．３の
アクセスタイムＴＭＩ遅れてビデオＲＡＭ出力１３．１
４（キャラクタコード）が出力されて、ラッチ信号ＬＴ
の立上りでラッチ回路４．５．６にラッチされると同時
にビデオＲＡＭ出力１３．１４の最上位ビット１５がタ
イミング発生回路７で判別される。
は表示アドレスであるビデオＲＡＭアドレス１１を出力
する。ビデオＲＡＭ２．３からはビデオＲＡＭ２．３の
アクセスタイムＴＭＩ遅れてビデオＲＡＭ出力１３．１
４（キャラクタコード）が出力されて、ラッチ信号ＬＴ
の立上りでラッチ回路４．５．６にラッチされると同時
にビデオＲＡＭ出力１３．１４の最上位ビット１５がタ
イミング発生回路７で判別される。
全角表示（最上位ビット１５＝”１”）の場合は、出力
イネーブル信号ＯＥＩ 、 ＯＨ２がイネーブルになり
、ラッチ回路４とラッチ回路６のデータ（全角文字コー
ド）がキャラクタジェネレータ８の下位アドレスＣＡＬ
、上位アドレスＣＡＨとなる。そして、キャラクタジ
ェネレータ８のアクセスタイムＴＭ２を確保して、全角
文字の左半分８ドツトのパターンがラッチ信号ＬＴＰ／
Ｓｌの立上りでＰ／Ｓ変換器９にラッチされる。この時
左半分の指定はＡＯ信号でキャラクタジェネレータ８の
最下位アドレスを０にすることにより行なう。次に、Ａ
Ｏを“１”にして、アクセスタイムＴＭ２を確保した後
、全角文字の右半分のコード（キャラクタジェネレータ
８には偶数アドレスに全角文字の左半分、奇数アドレス
に右半分のパターンがある）がラッチ信号ＬＴＰ／Ｓ２
の立上りでＰ／Ｓ変換器１０にラッチされる。最後に、
ロード信号Ｐ／ＳＬＤが発生し、ドツトクロックのタイ
ミングでシフトされビデオ信号となる。
イネーブル信号ＯＥＩ 、 ＯＨ２がイネーブルになり
、ラッチ回路４とラッチ回路６のデータ（全角文字コー
ド）がキャラクタジェネレータ８の下位アドレスＣＡＬ
、上位アドレスＣＡＨとなる。そして、キャラクタジ
ェネレータ８のアクセスタイムＴＭ２を確保して、全角
文字の左半分８ドツトのパターンがラッチ信号ＬＴＰ／
Ｓｌの立上りでＰ／Ｓ変換器９にラッチされる。この時
左半分の指定はＡＯ信号でキャラクタジェネレータ８の
最下位アドレスを０にすることにより行なう。次に、Ａ
Ｏを“１”にして、アクセスタイムＴＭ２を確保した後
、全角文字の右半分のコード（キャラクタジェネレータ
８には偶数アドレスに全角文字の左半分、奇数アドレス
に右半分のパターンがある）がラッチ信号ＬＴＰ／Ｓ２
の立上りでＰ／Ｓ変換器１０にラッチされる。最後に、
ロード信号Ｐ／ＳＬＤが発生し、ドツトクロックのタイ
ミングでシフトされビデオ信号となる。
半角表示（最上位ビット＋５＝“０”）の場合は、全角
／半ｆｉ１の判別後、出力イネーブル信号ＯＥ３をディ
スエーブルにして、キャラクタジェネレータ８の上位ア
ドレスＣＡＨを全て０にする（信号１７は抵抗でプルダ
ウンしておく）。出力イネーブル信号ＯＥＩにより左側
の半角文字のキャラクタコード１６がキャラクタジェネ
レータ８の下位アドレスＣＡＬに入力される。アクセス
タイムＴＭ２を確保しして、ラッチ信号ＬＴＰ／Ｓｌの
立上りでＰ／Ｓ変換器９に左側文字のドツトパターンが
ラッチされる。
／半ｆｉ１の判別後、出力イネーブル信号ＯＥ３をディ
スエーブルにして、キャラクタジェネレータ８の上位ア
ドレスＣＡＨを全て０にする（信号１７は抵抗でプルダ
ウンしておく）。出力イネーブル信号ＯＥＩにより左側
の半角文字のキャラクタコード１６がキャラクタジェネ
レータ８の下位アドレスＣＡＬに入力される。アクセス
タイムＴＭ２を確保しして、ラッチ信号ＬＴＰ／Ｓｌの
立上りでＰ／Ｓ変換器９に左側文字のドツトパターンが
ラッチされる。
次に、出力イネーブル信号ＯＥＩをディスエーブル、出
力イネーブル信号ＯＥ２をイネーブルにして、ビデオＲ
ＡＭ３から読出されたキャラクタコード１６がラッチ回
路５によりキャラクタジェネレータ８の下位アドレスＣ
ＡＬへ入力する。アクセスタイムＴＭ２を確保してラッ
チ信号ＬＴＰ１５２の立上りでＰ／Ｓ変換器ＩＯに右側
文字のドツトパターンがラッチされる。後は全角表示の
場合と同様にロード信号Ｐ／Ｓ ＬＤによりＰ／Ｓ変換
器９およびｌＯの内部のシフト回路にロードされ、シフ
トされてビデオ信号となる。
力イネーブル信号ＯＥ２をイネーブルにして、ビデオＲ
ＡＭ３から読出されたキャラクタコード１６がラッチ回
路５によりキャラクタジェネレータ８の下位アドレスＣ
ＡＬへ入力する。アクセスタイムＴＭ２を確保してラッ
チ信号ＬＴＰ１５２の立上りでＰ／Ｓ変換器ＩＯに右側
文字のドツトパターンがラッチされる。後は全角表示の
場合と同様にロード信号Ｐ／Ｓ ＬＤによりＰ／Ｓ変換
器９およびｌＯの内部のシフト回路にロードされ、シフ
トされてビデオ信号となる。
以上説明したように本発明２ １文字コードを半角文
字コードの倍のコート長とし、かつコード内に全角か半
角かを判別するビットを設け、１表示すイクルに全角文
字１文字か半角文字２文字を表示する回路構成とするこ
とにより、全角文字のドツト数（例えば１６ドツト）を
１表示すイクルとしたままで全角／半角ともに表示が可
能となり、これにより比較的低速なＣＲＴコントローラ
、ＲＡＭ、キャラクタジェネレータでも１ドツトの時間
が短い高精彩度な表示がおこなえる効果がある。
字コードの倍のコート長とし、かつコード内に全角か半
角かを判別するビットを設け、１表示すイクルに全角文
字１文字か半角文字２文字を表示する回路構成とするこ
とにより、全角文字のドツト数（例えば１６ドツト）を
１表示すイクルとしたままで全角／半角ともに表示が可
能となり、これにより比較的低速なＣＲＴコントローラ
、ＲＡＭ、キャラクタジェネレータでも１ドツトの時間
が短い高精彩度な表示がおこなえる効果がある。
第１図は本発明のＣＲ７表示装置の一実施例を示すブロ
ック図、第２図は第１図の装置の動作を示すタイミング
チャート、第３図は本実施例の文字コードを示す図、第
４図はキャラクタジェネレータ８のアドレスを示す図、
第５図は全角文字（１６ＸＩ６）と半角文字（８Ｘ１６
）の例を示す図、第６図は従来４例のブロック図、第７
図は第６図の従来例の動作を示すタイミングチャートで
ある。 １−ＣＲＴコントローラ、 ２．３−・・ビデオＲＡＭ、 ４．５．６・・・ラッチ回路、 ７・・・タイミング発生回路、 ８・・・キャラクタジェネレータ、 ９．１０−・・Ｐ／Ｓ変換器、 １１・・・ビデオＲＡＭアドレス、 １２・・・ラスクアドレス、 １３、１４−・・ビデオＲＡＭ出力データ、１５・・・
全角／半角判別信号、 １６・・・キャラクタジェネレータ下位アドレス、１７
・・・キャラクタジェネレータ上位アドレス、１８・・
・キャラクタジェネレータ出力信号、ＬＴ、 ＬＴＰ／
Ｓｌ、 ＬＴＰ／Ｓ２・・・ラッチ信号、ＯＥＩ 、
ＯＨ２、ＯＨ２・・・出力イネーブル信号、Ｐ／ＳＬＤ
・・・ロード信号。 ｌ 第１図 第２図 第１バイト 第２ハイド半角文字
Ｑ＋＝＝＝＝＝＝＝＝＝＝］ 口）二二二二二二二二
＝＝］第３図 第４図 全角表示 第５図
ック図、第２図は第１図の装置の動作を示すタイミング
チャート、第３図は本実施例の文字コードを示す図、第
４図はキャラクタジェネレータ８のアドレスを示す図、
第５図は全角文字（１６ＸＩ６）と半角文字（８Ｘ１６
）の例を示す図、第６図は従来４例のブロック図、第７
図は第６図の従来例の動作を示すタイミングチャートで
ある。 １−ＣＲＴコントローラ、 ２．３−・・ビデオＲＡＭ、 ４．５．６・・・ラッチ回路、 ７・・・タイミング発生回路、 ８・・・キャラクタジェネレータ、 ９．１０−・・Ｐ／Ｓ変換器、 １１・・・ビデオＲＡＭアドレス、 １２・・・ラスクアドレス、 １３、１４−・・ビデオＲＡＭ出力データ、１５・・・
全角／半角判別信号、 １６・・・キャラクタジェネレータ下位アドレス、１７
・・・キャラクタジェネレータ上位アドレス、１８・・
・キャラクタジェネレータ出力信号、ＬＴ、 ＬＴＰ／
Ｓｌ、 ＬＴＰ／Ｓ２・・・ラッチ信号、ＯＥＩ 、
ＯＨ２、ＯＨ２・・・出力イネーブル信号、Ｐ／ＳＬＤ
・・・ロード信号。 ｌ 第１図 第２図 第１バイト 第２ハイド半角文字
Ｑ＋＝＝＝＝＝＝＝＝＝＝］ 口）二二二二二二二二
＝＝］第３図 第４図 全角表示 第５図
Claims (1)
- 【特許請求の範囲】 全角文字および半角文字を表示するＣＲＴ表示装置であ
って、 キャラクタコードが全角文字については偶数バイトで、
半角文字についてはその半分のバイト数で構成され、か
つそのキャラクタコードの最上位ビットが全角文字か半
角文字かの判別に使用され、 １つのアドレスに対して、全角文字であればキャラクタ
コードの下位側、上位側がそれぞれ書込まれ、半角文字
であれば各々１文字分のキャラクタコードが書込まれて
いる第１、第２のビデオＲＡＭと、 ラッチ信号により第１のビデオＲＡＭの出力をラッチし
、出力イネーブル信号により出力する第１のラッチ回路
と、 ラッチ信号により第２のビデオＲＡＭの出力をラッチし
、出力イネーブル信号により出力する第２、第３のラッ
チ回路と、 第１および第２のラッチ回路の出力を下位アドレス、第
３のラッチ回路の出力を上位アドレスとし、かつ出力さ
れるドットパターンの左半分、右半分を指定する入力を
有するキャラクタジェネレータと、 ラッチ信号によりキャラクタジェネレータの出力をラッ
チし、ロード信号によりパラレル／シリアル変換して、
ビデオ信号として出力する第１のＰ／Ｓ変換器と、 ラッチ信号によりキャラクタジェネレータの出力をラッ
チし、ロード信号によりパラレル／シリアル変換して第
１のＰ／Ｓ変換器に出力する第２のＰ／Ｓ変換器と、 第１、第２、第３のラッチ回路にラッチ信号を出力する
とともに第２のビデオＲＡＭの出力の最上位ビットを入
力して全角表示か半角表示かを判別し、全角表示であれ
ば、第１、第３のラッチ回路に出力イネーブル信号を出
力し、キャラクタジェネレータに対してドットパターン
の左半分を指定して第１のＰ／Ｓ変換器にラッチ信号を
出力し、次に右半分を指定して第２のＰ／Ｓ変換器にラ
ッチ信号を出力し、最後に第１、第２のＰ／Ｓ変換器に
ロード信号を出力し、半角表示であれば第３のラッチ回
路をディセーブルにしてキャラクタジェネレータの上位
アドレスを全て０にし、第１のラッチ回路に出力イネー
ブル信号を出力し、第１のＰ／Ｓ変換器にラッチ信号を
出力し、左側半角文字パターンとしてラッチさせ、次に
第２のラッチ回路に出力イネーブル信号を出力し、第２
のＰ／Ｓ変換器にラッチ信号を出力し、右側半角文字パ
ターンとしてラッチさせ、最後に第１、第２のＰ／Ｓ変
換器にロード信号を出力するタイミング発生回路と、 タイミング発生回路を起動するＣＲＴコントローラとを
有するＣＲＴ表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024704A JPS63193178A (ja) | 1987-02-06 | 1987-02-06 | Ｃｒｔ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024704A JPS63193178A (ja) | 1987-02-06 | 1987-02-06 | Ｃｒｔ表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63193178A true JPS63193178A (ja) | 1988-08-10 |
Family
ID=12145568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62024704A Pending JPS63193178A (ja) | 1987-02-06 | 1987-02-06 | Ｃｒｔ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63193178A (ja) |
-
1987
- 1987-02-06 JP JP62024704A patent/JPS63193178A/ja active Pending
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