JPS63193180A - 映像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は映像表示装置、鵜に複数枚の画面を重合わせて
１枚の画面を合成出力する映像合成装置に関する。

［従来の技術］ 映像表示装置として、従来よりドツトマツプディスプレ
イ方式を採用したものと、キャラクタブロック方式とを
採用したものとが周知であり、ＣＲＴ上に表示される各
踵画面の合成出力用として幅広く用いられている。

周知のように、ゲーム用のＣＲＴの表示画面は、一般に
２２４本の水平走査ラインからなり、各ラインは２８８
ドツトの画素から構成されている。

従って、このようなＣＲＴ表示画面を例にとると、１画
面あたり２８８Ｘ２２４ドツトの画素からなり、該ＣＲ
Ｔに２５６色のカラーを表示させるためには、画面を構
成する各ドツト色に、カラーを指定する８ビツトのカラ
ーデータを対応させる必要がある。

ドツトマツプメモリ方式 従って、映像表示装置として、前述したドツトマツプメ
モリ方式のものを使用した場合には、１画面を表示する
ために、 ２８８（１ラインあたりのドツト数）Ｘ２２４（水平走
査ライン数）×８（カラーコード）の大容量のドツトマ
ツプメモリが必要となってしまうという問題があった。

特に、表示対象物の画面寸法がＣＲＴより大きい場合に
は、表示対象物を表すスクロール基準画面内を上下左右
にスクローリングしながらＣＲＴ表示画面を選択するこ
とが多い。

このようなスクローリングを行いながら、ＣＲＴ表示画
面を決定するような場合に、スクロール基準画面の寸法
は５１２Ｘ５１２ドツトの正方形をした大きなものとな
ってしまう場合が多く、従って、このスクロール基準画
面の各ドツトの全てに対し、８ビツトのカラーコードを
設定すると、使用するドツトマツプメモリの容量が極め
て大きなものとなってしまうという問題があった。

キャラクタブロック方式 これに対し、前記キャラクタブロック方式の映像表示装
置は、ＣＲＴ表示画面を複数のキャラクタブロックに分
割して構成し、少ないメモリ容量でＣ１７画面を効率的
に合成出力するよう形成されており、本発明は、この方
式の映像表示装置に関するものである。。

例えば、第７図（Ａ）に示すように、２８８×２２４ド
ツトのＣＲＴ表示画面を、第７図（Ｂ）に示すように８
ドツト×８ドツトの正方形をしたキャラクタブロック１
００を１単位として分割すると、前記第７図（Ａ）で示
すＣＲＴ表示画面は横３６、縦２８の合計３６Ｘ２８の
キャラクタブロックに分割される。

第８図には、従来より広く用いられているキャラクタブ
ロック方式の映像表示装置の原理図が示されており、こ
の映像表示装置には、各キャラクタブロック１００内に
表示される複数のカラーキャラクタデータが予め登録さ
れたキャラクタジェネレータ１０が設けられている。

第９図（Ａ）〜（Ｃ）はキャラクタジェネレータ１０内
に予め登録されたカラーキャラクタデータの具体例が示
されている。各カラーキャラクタデータ１００は、同図
に示すように８ドツト×８ドツトのキャラクタブロック
１００内を埋めるカラーデータとして形成されている。

従って、第７図（Ａ）に示すＣＲＴ表示画面の各カラー
キャラクタブロック１００内に第９図に示すようなキャ
ラクタを適宜嵌め込んでいくように画面を合成すれば、
少ないメモリ容量で画面の作成を効率良く行うことが可
能となる。

このような画面の作成を行うため、この従来装置は、画
像表示メモリとしてのビデオＲＡＭＩ　２゜ＣＲＴコン
トローラ１４及びラッチ回路１６を含み、前記ビデオＲ
ＡＭ１２には、前記第７図に示すＣＲ７画面の各キャラ
クタブロック１００−１゜１００−２．・・・に対応し
たアドレスが割り振られ、各キャラクタブロックアドレ
スには、当該キャラクタブロック内に表示するカラーキ
ャラクタの読み出しアドレスが登録されている。

そして、ＣＲＴコントローラ１４は、ＣＲＴの水平及び
垂直走査に同期して、キャラクタブロックアドレス信号
２００を出力するため、ビデオＲＡＭ１２からは予め登
録されたカラーキャラクタの読み出しアドレス信号２１
０がラッチ回路１６を介してキャラクタジェネレータ１
０に向は出力される。

従って、該キャラクタジェネレータ１０からは、読み出
しアドレス信号２１０により指定されたカラーキャラク
タデータがパラレルシリアル変換回路１８に向は出力さ
れることになる。

ここにおいて、キャラクタジェネレータ１０内に登録さ
れている各キャラクタカラーデータは、第９図（Ａ）〜
（Ｃ）に示すように、１ラインあたり８ドツトの水平走
査情報が８ライン分組み合わされて形成されている。

このため、前記ＣＲＴコントローラ１４は、ＣＲＴの水
平及び垂直走査に同期して各キャラクタブロック１００
内の垂直走査位置アドレス信号２２０をキャラクタジェ
ネレータ１０に向は出力する。

従って、このキャラクタジェネレータ１０からは、キャ
ラクタ読み出しアドレス２１０によって例えば第９図に
示すようなキャラクタカラーデータが指定された場合、
垂直走査位置アドレス信号２２０によって指定された１
ライン分のカラーキャラクタデータがパラレルシリアル
変換回路１８に読み出される。そして、読み出された１
ライン分のカラーキャラクタデータはＣＲＴの水平走査
に同期しビデオ信号２３０として出力されることになる
。

従って、例えば第７図（Ａ）に示すキャラクタブロック
１００−１に第９図（Ａ）に示すカラーキャラクタを表
示しようとする場合には、ＣＲＴコントローラ１４から
キャラクタブロック１００−１を指定するキャラクタブ
ロックアドレス信号２００がビデオＲＡＭ１２に向は出
力され、該ビデオＲＡＭ１２からは第９図（Ａ）に示す
カラーキャラクタデータの読み出しアドレス信号２１０
がラッチ回路１６を介してキャラクタジェネレータ１０
に向は出力される。

このとき、ＣＲＴが例えばキャラクタブロック１００−
１の３番目の水平走査を開始している場合、ＣＲＴコン
トローラ１４からは３番目のライン走査を表す垂直向走
査アドレス信号２２０がキャラクタジェネレータ１０に
向は出力され、キャラクタジェネレータ１０からは第９
図（Ａ）に示すカラーキャラクタデータから３列目のデ
ータがパラレル信号としてパラレル−シリアル変換回路
１８に入力される。

そして、パラレルシリアル変換回路１８からは、ＣＲＴ
の水平走査に同期して、１ライン分のキャラクタカラー
データが１ドツト毎にビデオ信号として順次出力される
。

このようにして、ＣＲＴの８ドツト目の水平走査が終了
すると、ＣＲＴコントローラ１４は同様にして次のキャ
ラクタブロック１００−２を指定するアドレス信号２０
０をビデオＲＡＭ１２に向は出力し、同様にして３列目
の水平走査を表す垂直走査位置アドレス信号２２０をキ
ャラクタジェネレータ１０に向は出力する。

従って、キャラクタジェネレータ１０からは、パラレル
シリアル変換回路１８を介して、キャラクタブロック１
００−２の３列目のキャラクタカラーデータがビデオ信
号２３０として出力されることになる。

このようにして、この映像表示装置は、キャラクタ１０
に使用するカラーキャラクタデータを予め登録しておき
、ビデオＲＡＭ１２に各キャラクタブロック内に表示す
るカラーキャラクタの読み出しアドレス２１０のみを登
録しておけば良いため、使用するビデオＲＡＭ１２のメ
モリ容量が大幅に小さなものとなり、また前記ドツトマ
ツプディスプレイ方式の映像表示装置に比べその構成を
簡単なものとすることができる。

重ね合わせ表示 ところで、このようなキャラクタブロック方式映像表示
装置は、複数枚の画面を蚤合わせて１枚のカラー画面を
合成する場合に使用される場合が多く、例えば第１０図
に示すように、上の画面３００−１と下の画面３００−
２とを重合わせ両者の合成画面４００を表示する場合に
用いられる。

第１１図には、このように複数枚の画面を重合わせて１
枚の画面を合成する映像表示装置の１例が示されており
、前記第８図と対応する部材には同一符号を付しその説
明は省略する。

通常、このような映像表示装置を用いて、第１２図に示
すように３枚の画面３００−０．３００’−１，３００
−２を重合わせて１枚の画面を合成しようとする場合に
は、３個の画面作成回路５００−０．５００−１，５０
０−２を用いて前記３枚の画面を作成し、各画面作成回
路５００−０゜５００−１，５００−２から出力される
ビデオ信号２３０−０．２３０−１，２３０−２を優先
順位決定四路２０に向は出力する。

そして、優先順位決定回路２０は、ＣＲＴの走査に同期
して各画面合成回路５００−０．５００−１，５００−
２から出力されるビデオ信号２３０−０．２３０−１，
２３０−２を、所定の優先順位に従って各ドツト毎に比
較し、最も優先順位が高いと判断された信号を画面合成
用のビデオ信号２４０として出力する。

従って、例えば、第１２図に示すように、各画面の優先
順位が３００−０．３００−１．３００−２の順に定め
られ、各画面の１番最初のキャラクタブロックにキャラ
クタ−コードｒ０００８ＨＪｒ０００９ＨＪ　　ｒｏｏ
ｏＡＨＪが登録されており、それぞれ第９図（Ａ）、（
Ｂ）、（Ｃ）のカラーキャラクタデータに対応する場合
を例にとると、優先順位決定回路２０から出力されるビ
デオ信号２４０によって表示されるＣＲＴ表示画面の最
初のキャラクタブロック１００−１には、第１３図に示
すごとく、優先順位の高い順にカラーキャラクタが重合
わせられて表示されることとなる。

このようにして、従来のキャラクタブロック方式の映像
表示装置によれば、１枚の画面を合成するために必要と
されるメモリ容量（ビデオＲＡＭの容量）が極めて少な
くて済むため、複数枚の画面を重合わせて１枚の画面を
合成するのに極めて好適な装置であることが理解される
。

［問題点を解決するための手段］ しかし、このような従来のキャラクタブロック方式の映
像表示装置は、以下に詳述するような問題点を有してお
り、その有効な対策が望まれていた。

（Ａ）まず、映像表示装置に用いられるキャラクタジェ
ネレータ１０には、前述したように、各画面のキャラク
タブロック１００内に表示されるカラーキャラクタデー
タが多数登録されている。

特に、このキャラクタジェネレータ１０に登録されるカ
ラーキャラクタデータは、キャラクタブロック１００を
構成する８Ｘ８の各画素毎に、８ビツトのカラー情報を
割り当てているため、１つのカラーキャラクタデータを
登録するために、少なくても ８Ｘ８Ｘ８■５１２ビツト メモリ容量が必要となり、登録するカラーキャラクタデ
ータの数が増えるに従い、大容量のメモリ領域が必要と
なり、装置自体もそれに連れて高価なものとなる。

これにもかかわらず、従来の映像表示装置は、第１１図
に示すごとく、各画面を作成するために使用する画面作
成回路５００−０．５００−１．。

５００−２．・・・内に専用めキャラクタジェネレータ
１０をそれぞれ設けていたため、装置全体が極めて高価
なものとなってしまうという問題があった。

特に、この従来装置では、重合わせる画面の数が増える
に従い、キャラクタジェネレータ１０の数も増えてしま
い、装置全体がそれにつれて更に１ω価なものとなって
しまうという問題があった。

（Ｂ）また、前述したように、各画面作成回路５００−
０．５００−１，５００−２．・・・内に設けられた専
用のキャラクタ１０−０．１０−１．１０−２・・・内
には同一のカラーキャラクタデータが重複して登録され
る場合が多く、キャラクタジェネレータ１０のメモリ空
間を有効に利用することができないという問題点があっ
た。

（Ｃ）また、各画面作成回路５００−０．５００−１，
５００−２’、・・・毎に専用のキャラクタジェネレー
タ１０−０．１０−１．１０−２・・・を設けると、装
置内部においてキャラクタジェネレータ１０が占有する
スペースが比較的大きなものとなってしまい、回路配置
を効率的に行う上での大きな制約となってしまうという
問題があった。

（Ｄ）また、この従来装置の各画面作成回路５００−０
．５００−１，５００−２．・・・からは、それぞれ１
ドツトあたり８ビツトのカラー情報がビデオ信号２３０
として出力される。

従って、優先順位決定回路２０は、このようにして各画
面作成回路５００−０．５００−１，５００−２．・・
・から出力されるビデオ信号２３０の優先順位を決定す
るために、各ドツト毎に８ビツトのカラーデータを比較
する必要があり、優先順位決定回路２０の回路構成が複
雑なものとなり、かつ優先順位決定のための処理を短時
間で行うことができないという問題があった。

［発明の目的］ 本発明は、このような従来の課題に鑑み為されたもので
あり、その目的は、複数の画面を重合わせて１枚カラー
画面を合成するにあたり、共通のキャラクタジェネレー
タを用い、その低コスト化を図ることを可能とする映像
表示装置を提供することにある。

［問題点を解決するための手段］ 前記目的を達成するため、本発明は、複数枚の画面を重
ね合わせて１枚のカラー画面を合成する映像表示装置に
おいて、 合成前の各画面を複数のキャラクタブロックに分割し、
各キャラクタブロックアドレスに、各キャラクタブロッ
クに表示されるカラーキャラクタの読み出しアドレスが
登録されて成る画面表示メモリと、 ＣＲＴの水平及び垂直走査に同期して、前記画面表示メ
モリに向け、合成前の各画面のキャラクタブロックアド
レス信号を順次出力し、画像表示メモリから対応するキ
ャラクタ読み出しアドレス信号を各画面順に出力させる
とともに、前記各画面のキャラクタブロック内における
垂直走査位置アドレス信号を順次出力するＣＲＴコント
ローラと、 各キャラクタブロックに表示される複数のキャラクタ形
状が予め登録され、合成前の各画面順に順次入力される
前記キャラクタ読出アドレス信号によって各画面のキャ
ラクタ形状が指定され、指定された各キャラクタ形状か
ら、前記垂直走査位置アドレス信号によって指定される
キャラクタブロック内１水平走査分のキャラクタ形状デ
ータを各画面順に出力するシェイプジェネレータと、各
画面順に前記シエイプジエネレータから出力される１水
平走査分の各キャラクタ形状データを所定の優先順位に
従って比較し、ＣＲＴを水平走査する際に表示する優先
画面を各ドツト毎に決定する優先順位決定回路と、 各キャラクタブロックに表示される複数のカラーキャラ
クタデータが予め登録され、前記優先画面のキャラクタ
読出アドレスによって指定されるカラーキャラクタデー
タから、垂直走査位置アドレス信号及び水平走査位置ア
ドレス信号によって特定される１ドツト分のカラーデー
タをＣＲＴの走査に同期して順次出力するキャラクタジ
ェネレータと、 を含み、共通のシェイプジェネレータ及びキャラクタジ
エネレータを用いて、複数の画面を重合わせて１枚のカ
ラー画面を合成することを特徴とする。

［作用］ 以上の構成とすることにより、本発明によれば、複数の
画面を重合わせて１枚のカラー画面を合成出力するにあ
たり、使用するキャラクタジェネレータが１台で済むた
め、装置全体の低コスト化を図ることが可能となる。

特に、本発明によれば、従来装置の様に、複数のキャラ
クタジェネレータに同一のカラーキャラクタデータを重
複登録するという問題が発生することがなく、キャラク
タジェネレータ自体のメモリ空間を有効に利用すること
が可能となる。

また、本発明によれば、単に１台のキャラクタジェネレ
ータを設置すればすむため、装置内部に占めるキャラク
タジェネレータのスペースが少なくてすみ、特に多数の
画面を重合わせて１枚のカラー画面を合成するような場
合に、従来装置に比べてキャラクタジェネレータ自体が
占めるスペースが極めて小さなものとなり、回路配置を
効率良く行うことが可能となる。

さらに、本発明によれば、シェイプジェネレータから出
力される形状データ（カラー情報を含まないデータ）の
みを、所定の優先順位に従って比較し、重合わせ表示さ
れる複数枚の画面の優先順位を各ドツト毎に決定してい
る。このため、゛各ドツト毎に１ビツトの形状データ（
そのドツトが透明であるか否かのみを表す情報）をデー
タ処理するのみで優先順位が決定されることになる。従
って、その作業に用いられる優先順位決定回路の構成が
極めて簡単なものとなり、しかも優先順位決定に要する
演算処理時間をも大幅に短縮することが可能となる。

従って、本発明によれば、多数の画面を重合わせて１枚
のカラー画面を合成出力する演算処理動作を、従来の装
置に比べて簡単な構成でかつ高速で行うことができ、し
かも使用する装置自体の低コスト化を図ることも可能と
なる。

［実施例］ 次に本発明の好適な実施例を図面に基づき説明する。

なお、前記従来装置と対応する部材には同一符号を付し
その説明は省略する。

第１図には、本発明に係る映像表示装置の好適な１例が
示されており、本実施例の装置は、６個の画面作成回路
５００−０．５００−１．−５００−５を含み、各画面
作成回路５００はそれぞれＣＲＴコントローラ１４及び
画像表示メモリとしてのビデオＲＡＭ１２を用いて形成
されている。

第２図には、各画面作成回路５００−０．５００−１、
・・・５００−５を用いて形成される各画面のイメージ
とビデオＲＡＭ１２との関係が示されている。

本実施例において各画面作成回路５００−０゜５００−
１．・・・５００−５内に設けられた各ビデオＲＡＭ１
２−０．１２−１．・・・１２−５は、第２図に示すよ
うに、１台のビデオＲＡＭ１２の記憶領域を所定のアド
レスをもって分割した６個の分割領域から形成されてい
る。

本実施例において、前記各ビデオＲＡＭ１２−０．１２
−１．１２−２は、ｆＡ２図に示すように縦６４キヤラ
クタブロツク、横６４キヤラクタブロツクのスクロール
基準画面６００−０．６００−１．６００−２用に形成
され、これら各ビデオＲＡＭ１２−０．１２−１．１２
−２には、各スクロール基準画面６００−０．６００−
１，６００−２のキャラクタブロック内に表示されるカ
ラーキャラクタデータを、キャラクタジェネレータ１０
から読み出すために必要なキャラクタ読み出しアドレス
２１０がそれぞれ登録されている。

また、ビデオＲＡＭ１２−３には、縦３２キヤラクタブ
ロツク横６４キヤラクタブロツクの長方形状をしたスク
ロール基準画面６００−３のデータが同様にして登録さ
れている。

また、ビデオＲＡＭ１２−４．１２−５には、第２図に
示すように、それぞれ２８キヤラクタブロツク×３６キ
ヤラクタブロツクからなる長方形の固定基準画面６００
−４，６００−５のデータが同様にして登録されている
。

ところで、第２図に示すように、画面作成回路５００−
０〜５００−３の各ビデオＲＡＭ１２−０、・・・１２
−３内には、スクロール基準画面６００−０．６００−
１．・・・６００−３がそれぞれ登録されているため、
このスクロール基準画面内からＣＲ７表示用の画面３０
０−０．３００−１゜・・・３００−３を指定してやる
必要がある。

これに対し、画面作成回路５００−４，５００−５のビ
デオＲＡＭ１２−４．１２−５には、前述したように、
固定基準画面６００−４，６００−５が登録されている
ため、この固定基準画面自体がＣＲ７表示画面３００−
４及び３００−５そのものとなる。

このため、本実施例の装置には、スクロール基準画面６
００−０．６００−１．・・・６００−３からＣＲ７表
示画面３００−０．３００−１．・・・３００−３を指
定する画面演算回路３０が設けられ、この演算信号が各
画面作成回路５００のＣＲＴコントローラ１４へ向は出
力されている。

従って、各画面作成回路５ｏｏ−ｏ、５ｏｏ−１、・・
・５００−５からは、第２図に示すようなＣＲ７表示画
面３００−０．３００−１．・・・３００−５を作成す
るために必要な各キャラクタブロックのキャラクタ読み
出しアドレス信号２１０及び垂直走査位置アドレス信号
２２０が優先順位決定回路２０に向は出力される。

本発明の第１の特徴事項は、各キャラクタブロックに表
示される複数のキャラクタ形状データが予め登録された
シェイプジェネレータ３２を設けたことにある。

このシェイプジェネレータ３２は、各画面発生回路５０
０−０．５００−１．・・・５００−５から各画面のキ
ャラクタ読み出しアドレス信号２１０及び垂直走査位置
アドレス信号２２０が出力される毎に、キャラクタ読み
出しアドレス信号２１０によって指定されるキャラクタ
形状データから、垂直走査位置アドレス信号２２０によ
って指定されるキャラクタブロック−水平走査分のキャ
ラクタ形状データ（水平走査８ドツト分の形状データ）
２５０を出力する。

なお、各画面３００−０．３００−１．・・・３００−
５のキャラクタ形状データ２５０を１台のシェイプジェ
ネレータ３２から同時に読み出すことができない。この
ため、本実施例においてはタイムシェアリングの手法を
用いて、画面３００−０から３００−５のデータ２５０
を順次読み出すよう形成されている。

そして、優先順位決定回路２０は、シェイプジェネレー
タ３２からこのように出力される各画面毎のキャラクタ
形状データ２５０を、所定の優先順位に従って、１ドツ
トずつ比較する。そして、ＣＲＴが前記各キャラクタブ
ロック内を水平走査する間、ＣＲＴに表示する優先画面
を各ドツト毎に決定する。

ここにおいて、比較される各１水平走査分のキャラクタ
形状データ２５０は各ドツトが透明か否かを表す情報で
あるため、各ドツトにつき１ビツトのデータを割り振れ
ば良い。

従って、シェイプジェネレータ３２から出力される一水
平走査分のキャラクタ形状データ２５０は、キャラクタ
ジェネレータ１０から同様にして出力される一水平走査
分のカラーキャラクタデータに比べそのデータ量が１／
８で済む。従って、前述したように、シェイプジェネレ
ータ３２から出力される複数のキャラクタ形状データ２
５０を比較し、その優先画面を決定するために要する演
算時間を大幅に短縮することが可能となり、しかも扱う
データ量が少ないため、優先順位決定回路の構成も大幅
に簡単なものとすることが可能となる。

本発明の第２の特徴的事項は、前記優先順位決定回路の
結果を利用することにより、キャラクタジェネレータ１
０を１台用意するのみで複数枚の画面を重合わせて１枚
のカラー画面を合成可能としたことにある。

すなわち、優先順位決定回路２０は、ＣＲＴに表示する
優先画面を各ドツト毎に決定する度に、その優先画面に
対応して画像作成回路５００から出力されるキャラクタ
読み出しアドレス信号２１０．垂直走査位置アドレス信
号２２０及びキャラクタジェネレータブロック内におけ
る水平走査位置アドレス信号２６０をキャラクタジェネ
レータ１０に入力する。

従って、キャラクタジェネレータ１０は、キャラクタジ
ェネレータ読み出しアドレス信号２１０によってカラー
キャラクタデータが指定され、キャラクタジェネレータ
１０からは、指定されたカラーキャラクタデータの、キ
ャラクタブロック内の垂直走査位置（垂直位置アドレス
信号２２０）及び水平走査位置（水平走査位置アドレス
信号２６０）によって特定される１ドツト分のカラーデ
ータが、合成画面用のビデオ信号２４０として出力され
ることになる。

このようにして、本発明によれば、１台のキャラクタジ
ェネレータ１０から、ＣＲＴの水平走査及び垂直走査に
同期してその走査位置を表すドツトのカラーデータがビ
デオ信号２４０として順次出力され、１枚のカラー画面
が合成されることになる。

特に本発明によれば、重合わせ表示する画面の数が増え
ても必要とするキャラクタジェネレータ１０は１台で済
むため、従来装置に比し重合わせ表示する画面の数が増
えるに従いそのコストダウン効果が大きなものとなる。

また、本発明によれば、使用するキャラクタジェネレー
タ１０が１台で済むため、第２図に示す各画面６００−
０．６００−１．・・・６００−５の各キャラクタブロ
ック内に表示されるカラーキャラクタデータを、従来装
置のように１すること無く登録することができるため、
キャラクタジェネレータ１０内のメモリ空間を効率的に
利用することが可能となる。

更に、本発明によれば、キャラクタジェネレータ１０を
１台用意すれば良いため、装置内部においてキャラクタ
ジェネレータ１０の占めるスペースが少なくて済み、限
られたスペース内においてその回路配置を比較的自由に
効率良く行うことが可能となる。

具体的実施例 第３図及び第４図には本発明にかかる映像表示装置の具
体的な回路構成が示されている。

ａ）画面作成回路 第３図は、本実施例に用いられる画像作成回路５００の
具体的な構成を示すものであり、本実施例の特徴的事項
は、前記第１図に示す複数の画面作成回路５００−０．
５００−１．・・・５００−５を１個の画面作成回路５
００として形成したことにある。

すなわち、本発明の映像表示装置を用いて、例えば第２
図に示すように６枚の画面を重合わせて。

１枚のカラー画面を合成しようとする場合には、ＣＲＴ
の水平及び垂直走査に同期して、各画面６００−０．６
００−１．・・・６００−５のキャラクタ読出アドレス
信号２１０及び垂直走査位置アドレス信号２２０を各画
面順に出力することができるよう画面表示回路５００を
形成すれば良い。

このため、実施例の画面作成回路５００は、１台のＣＲ
Ｔコントーラ１４と、画像−表示メモリとしてのビデオ
ＲＡＭ１２とを用いて形成されている。

ａ−１）ビデオＲＡＭ そして、前記ビデオＲＡＭ１２は、第２図に示すように
、その記憶領域が所定のアドレスをもって６分割され、
分割された各記憶領域には、前記第１図に示すビデオＲ
ＡＭ１２−０．１２−１゜・・・１２−５と同様に、各
スクロール基準画面６００−０．６００−１．・・・６
００−３及び固定画面６００−４及び６００−５のキャ
ラクタデータ読出アドレスが登録されている。

なお、本実施例において、各キャラクタ読出アドレス２
１０は、２バイトのデータから構成されている。このた
め、各読出アドレス２１０は、ビデオＲＡＭ１２内にお
いて、連続する２つのキャラクタブロックアドレスに１
バイトずつ登録されている。

ａ−２）ＣＲＴコントローラ また、本実施例において、ＣＲＴコントローラ１４は、
第１のブロックアドレス発生回路３４と第２のブロック
アドレス発生回路３６とを含み、これら両ブロックアド
レス発生回路３４及び３６から出力される信号をマルチ
プレクサ３８を介してアドレス演算回路４０へ向は選択
的に出力している。

ここにおいて、前記第１のブロックアドレス発生回路３
４は、前記第２図に示すスクロール基準画面６００−０
．６００−１．・・・６００−３用のブロックアドレス
発生用に形成され、前記第２のブロックアドレス発生回
路３６は固定画面６００−４，６００−５のブロックア
ドレス発生用に形成されている。

本実施例において、前記第１のブロックアドレス発生回
路３４は、各スクロール基準画面６００−０．６００−
１．・・・６００−３の水平方向ブロック位置を表す信
号７００ａを出力する水平プロ、ツク演算回路４２と、
前記スクロール基準画面６００−０．６００−１，６０
０−３の垂直位置を表す信号７００ｂを出力する垂直位
置演算回路４４とから構成されている。

そして、前記水平ブロック演算回路４２は、各スクロー
ル基準画面に対応した４個のブロック変位量ラッチ回路
４６−０．４６−１．４６−２゜４６−３と、各ラッチ
回路４６の出力を所定のタイミングで選択的に切り替え
出力するマルチプレクサ４８と、ＣＲＴの水平走査が１
ブロツク終了する毎に１つずつカウント値がインクリメ
ントされるＨカウンタ５０と、このＨカウンタ５０の出
力とマルチプレクサ４８の出力とを加算しスクロール基
準画面の水平方向ブロック位置を表す信号７００ａを出
力する加算器５２とから構成されている。

また、前記垂直位置演算回路４４は、各スクロール基準
画面６００−０．６００−１．・・・６００−３の垂直
方向に対するドツト変位量を設定する４個のラッチ回路
５４−０．５４−１．５４−２゜５４−３と、所定のタ
イミングで各ラッチ回路５４の出力を選択出力するマル
チプレクサ５６と、ＣＲＴ表示画面の各水平走査が終了
する毎にそのカウント値か１つずつインクリメントされ
るＶカウンタ５８と、このカウンタ５８の出力とマルチ
プレクサ５６の出力を加算し、スクロール基準画面６０
０内における垂直位置を表す信号７００ｂを出力する加
算器６０とから形成されている。

すなわち、第５図に示すように、スクロール基準画面６
００をスクローリングして表示するＣＲ１表示画面３０
０を特定するためには、スクロール基準画面６００の左
上隅に対しＣＲ１表示画面３００の左上隅がどの程度変
位しているかを指定してやることが必要となる。

このため、本実施例の水平ブロック演算回路４２では、
各ＣＲＴ表示画面３００−０．３００−１、・・・３０
０−３の水平方向に対する変位量をブロック中位に設定
し、設定したブロック単位を各画面に対応したブロック
変位量ラッチ回路４６−０．４６−１．・・・４６−３
にそれぞれ設定する。

また、実施例の垂直位置演算回路４４では、ＣＲ１表示
画面３００−０．３００−１．・・・３００−３の垂直
方向変位量を、ドツト単位に設定し、設定したドツト単
位を各画面に対応したドツト変位位置ラッチ回路５４−
０．５４−１．・・・５４−３にそれぞれ設定する。

従って、マルチプレクサ４８及び５６の両者を連動して
、所定のタイミングでＣＲ１表示画面３００−０・・・
３００−３の変位量を選択出力するよう制御すれば、加
算器５２及び６０からは各スクロール基準画面６００−
０．６００−１．・・・６００−３の水平方向に対する
ブロック位置を表す信号７００ａ及び走査ラインの垂直
位置を表す信号７００ｂがスクロール基準画面６００−
０．６００−１．・・・６００−３の順で順次出力され
ることが理解される。

また、前記第２のブロックアドレス発生回路３６は、第
２図に示す固定画面６００−４及び６００−５のキャラ
クタブロック位置そのものを表す信号７００ｃを出力す
るよう形成されている。

そして、マルチプレクサ３８は、第１のブロックアドレ
ス発生回路３４からスクロール基準画面６００−０．　
６００−１．　６００−２．　６００−３の順で出力さ
れるＩＩ（１の信号７００ａ、７００ｂをアドレス演算
回路４０に向は出力し、その後第２のブロックアドレス
発生回路３６から、固定画面６００−４．６００−５の
順で出力される信号７００ｃをアドレス演算回路４０に
向は出力するよう形成されている。

従って、アドレス演算回路４０には、各画面６００−０
．６００−１．・・・６００−５の順に信号７００が入
力されることになる。

また、本実施例のＣＲＴコントローラ１４には、マルチ
プレクサ３８から選択出力される信号７００に対応する
画面の識別番号（ビデオＲＡＭ１２のメモリ空間の識別
番号）９００を出力する画面番号発生回路６２が設けら
れている。

また、これと同時に、この画面番号発生回路６２からは
、前記画面に表示されるキャラクタの読出アドレス信号
２１．０の上位１バイト及び下位１バイトをそれぞれ指
定する信号９５０が出力されている。

従って、アドレス演算回路４０には、画面番号発生回路
６２から画面６００−０．６００−１゜・・・６００−
５の順に出力される画面の識別番号９００と、各キャラ
クタ読出アドレス２１０の上位１バイト及び下位１バイ
トを指定する信号９５０と、これに対応してマルチプレ
クサ３８を介して出力される信号７００とが人力される
。

そして、このようにして入力される各信号に基づき、ア
ドレス演算回路４０は、ＣＲＴの水平及び垂直走査に同
期して、各ＣＲＴ表示画面３００−０．３００−１．・
・・３００−５の順に、そのキャラクタブロック１００
を指定するアドレス信号２００と、当該キャラクタブロ
ック内に登録されたキャラクタ読出アドレスの上位また
は下位１バイトを指定する信号９５０（信号２００と９
５０とを合わせた信号がビデオＲＡＭ１２の読出アドレ
スとなる）と、をビデオＲＡＭ１２へ向は演算出力する
とともに、各キャラクタブロック１０θ内における垂直
走査アドレス信号２２０を演算し、これを３ビツトの情
報としてラインフリップフロップ６４を介して出力する
。

従って、ビデオＲＡＭ１２からは、ＣＲ１表示画面３０
０−０．３００−１．・・・３００−５の順に、入力さ
れたキャラクタブロックアドレス信号２００に基づき、
対応する各キャラクタブロック１００内に表示されるキ
ャラクタの読出アドレス信号２１０が出力され、これと
同時にラインフリップフロップ６４からは、出力中の読
出アドレス２１０に対応した垂直走査位置アドレス信号
２２０が出力されることになる。

また、実施例のＣＲＴコントローラ１４には、ＣＰＵア
ドレスミキシング囲路６６が設けられており、マルチプ
レクサ３８、アドレス演算回路４０の空き時間を利用し
て、ＣＰＵからの指令に基づき、ビデオＲＡＭ１２の所
定アドレスに、必要に応じて新たなキャラクタ読出アド
レス信号２１０を設定登録するよう形成されている。

ところで、ビデオＲＡＭ１２内に登録されている各キャ
ラクタ読出アドレス信号２１Ｇは、前述したように２バ
イトのデータからなる。従って、アドレス演算回路４０
から画面番号発生回路６２の信号９５０とともにキャラ
クタブロックアドレス信号２００が出力されると、ビデ
オＲＡＭ１２からは対応するキャラクタ読出アドレス信
号２１０が１バイトずつ２回に分けて出力される。

このため、第４図に示すごとく、ビデオＲＡＭ１２から
出力された最初の１バイトのアドレス信号２１０は、一
旦ラッチ回路７０にラッチされる。

そして、２バイト目の読出アドレス信号２１０が出力さ
れると同時に、ラッチ回路７０にラッチされた１バイト
目の信号２１０がフリップフロップ７２．２バイト目の
アドレス信号２１０がフリップフロップ７４にそれぞれ
入力されるよう形成されている。

ｂ）シエイブジェネレータ そして、このようにして２台の７リツプフロツプ７２．
７４に設定された２バイトの読出アドレス信号２１０は
、シェイプジェネレータ３２及び優先順位決定回路２０
の一部を構成する１９ビツトフリツプフロツプ７６に向
は出力される。

これと同時に、シエイブジェネレータ３２及び１９ビツ
トフリツプフロツプ７６には、前記読出アドレス信号２
１０と対応する３ビツトの垂直走査位置アドレス信号２
２０がフリップフロップ６４から出力される。

このようにして、シエイブジェネレータ３２には、前述
したように読出アドレス信号２２０と、これに対応する
垂直走査位置アドレス信号２１０とが人力される。この
ため、キャラクタ続出アドレス信号２１０によって指定
されるキャラクタ形状データから、垂直走査アドレス信
号２２０によって指定されるキャラクタブロック１水平
走査分のキャラクタ形状データ２５０が、このシェイプ
ジェネレータ３２から、優先順位決定回路２０の８ビツ
トフリツプフロツプ７８に向は出力される。

Ｃ）優先順位決定回路 本実施例において、優先順位決定回路２０は、６枚のＣ
ＲＴ表示画面３００−０．３００−１゜・・・３００−
５　（第２図に示す）に対応した６個の画面のデータ収
納回路８０−０．８０−１．・・・８０−５を有する。

そして、前記各フリップフロップ７２及び７４からどの
画面３００のキャラクタ読出アドレス信号２１０が出力
されているかに基づき画面データ収納回路８０が決定さ
れる。

そして、決定された画面データ収納回路８０に向け、フ
リップフロップ７２及び７４から出力されるキャラクタ
続出アドレス信号２１０．ラインフリップフロップ６４
から出力される垂直走査位置アドレス信号２２０及びシ
ェイプジェネレータ３２から出力される１水平走査分の
キャラクタ形状データ２５０が人力される。

実施例において、各画面データ収納回路８０は、前述し
た１９ビツトフリツプフロツプ７６．８ビットフリップ
フロップ７８．１６ビツトフリツプフロツブ８２，８ビ
ットシフトレジスタ８４，３ビツトサイクリツクカウン
タ８６及びＨ方向の偏位量を設定するラッチ回路８８を
用いて形成されている。

そして、前記１９ビツトフリツプフロツプ７６には、前
述したように１対のフリップフロップ７２及び７４から
対応する画面のキャラクタ読出アドレス信号２１０が出
力された場合に、その読出アドレス信号２１０及び垂直
走査位置アドレス信号２２０が入力される。更に、１６
ビツトフリツプフロツプ８２には、１９ビツトフリツプ
フロツプ７６からキャラクタ読出アドレス信号２１０の
みが人力される。

また、８ビツトフリツプフロツプ７８には、前述したよ
うに、対応する画面のキャラクタブロック１水平走査分
のキャラクタ形状データ２５０が人力され、前述した３
ビツトサイクリツクカウンタ８６のカウント値が０とな
る毎に、８ビツトフリツプフロツプ７８内のデータ２５
０を８ビツトシフトレジスタ８４へ書き込む命令が該カ
ウンタ８６から出力される。

また、前記ラッチ回路８８には、データバスを介して外
部からＨ方向への変位量が書き込まれ、３ビツトサイク
リツクカウンタ８６は、ラッチ回路８８に書き込まれた
変位量を初期値として、水平走査同期信号を１ビツト分
で１つずつサイクリックにカウントするよう形成されて
いる。

ここにおいて、各カウンタ８６の初期値の設定は、後述
する第６図のＴＭＩ−ＴＭＯの各画面に対応するタイミ
ングで行われる。

従って、ラッチ回路８８に変位量として例えば「２」が
設定されている場合を例にとると、３ビツトサイクリツ
クカウンタ８６は、ＣＲＴの水平走査に同期して、２→
３−４→５−６→７→８→Ｏ→１の順にそのカウント動
作をサイクリックに行い、そのカウント値が０となる毎
に前述した書き込み指令を８ビツトシフトレジスタ８４
に向は出力する。

第６図には、本実施例のタイミングチャートが示されて
おり、実施例の装置は水平走査同期信号として６Ｍ１ｌ
ｚのクロックパルスが用いられ、ＣＲＴの水平走査が行
われるよう形成されている。

従って、実施例の装置では、同期信号の１周期分の時間
Ｔを１単位として、ＣＲＴが１ビツト分走査されること
となり、第６図に示すタイミングチャートでは、ＣＲＴ
が８ドツト分走査する場合の動作が示されている。

本実施例の装置において、同期信号がオン又はオフする
毎に、各ＣＲＴ表示画面３００のキャラクタブロックア
ドレス信号２００が出力され、ビデオＲＡＭ１２から対
応する画面３００のキャラクタ読出アドレス信号２１０
が読み出される。第６図に示すタイミングチャートにお
いては、ビデオＲＡＭ１２から、ＣＲＴ表示画面３００
−２゜３００−３，３００−４，３００−５．３００−
０．３００−１の順でキャラクタ読出アドレス信号２１
０が読出されている。

そして、ビデオＲＡＭ１２から各画面のキャラクタ読出
アドレス信号２１０が読み出されると、その直後にシエ
イブジェネレータから対応する画面のキャラクタブロッ
ク１水平走査分のキャラクタ形状データ２５０が順次読
み出され、対応する画面データ収納回路８０の８ビツト
フリツプフロツプ７８へ向は出力される。

本実施例の装置では、第６図に示すように、ＴＭＩ、　
７Ｍ２．・・・ＴＭＯのタイミングでシェイプジェネレ
ータ３２から出力されるキャラクタ形状データをデータ
収納回路８０−１．８０−２．・・・８〇−〇の各８ビ
ツトフリツプフロツプ７８に入力している。

ここにおいて、前記ＴＭ１．７Ｍ２．・・・ＴＭＯの読
み込みタイミングの間には、所定パルス分の時間のずれ
が存在する。このため、このずれ分に対応したパルス数
を各画面データ収納回路８０−１．　８０−２．８０−
０のラッチ回路８８に予め登録しておくことにより、各
画面データ収納回路８０の３ビツトサイクリツクカウン
タ８６のカウント値は同時に０となり、８ビツトシフト
レジスタ８４に向は同時にデータの書き込み指令が出力
されることになる。

そして、これら画面データ収納部路８０−０゜８０−１
．・・・８０−５の各８ビツトシフトレジスタ８４に書
き込まれたキャラクタブロック１水平走査分のキャラク
タ形状データ２５０、すなわち８ビツトのデータは優先
回路９０へ向は出力される。

また、本実施例の優先順位決定回路２０には、６画面分
の優先順位が登録されるラッチ回路９２が設けられてお
り、ラッチ回路９２の各画面に対応したデータ書き込み
領域には、各画面３０〇−０，３００−１，・・・３０
０−５の優先順位が３ビツトデータとしてＣＰＵの指令
に基づき登録され、更に当該画面が透明であるか否かを
表す画面マスク情報が同様にして１ビツトデータとして
登録される。

そして、優先回路９０は、ラッチ回路９２に設定登録さ
れた各画面の優先順位に基づき、各画面データ収納回路
８０の８ビツトシフトレジスタ８４から出力されるキャ
ラクタ形状データ２５０を１ドツトずつ比較し、各ドツ
ト毎に優先順位の最も高い優先画面を決定し、該優先画
面の選択を指令（優先順位の最も高い画面データ収納回
路８゜の選択を指令）するセレクト信号をマルチプレク
サ９３に向は出力する。

そして、マルチプレクサ９３は、ＣＲＴが１ドツト走査
される毎に、入力されるセレクト信号によって指定され
た画面データ収納口路８０から、■３ビットサイクリッ
クカウンタ８６の出力する１キヤラクタブロツク内にお
ける水平走査位置アドレス（１２６０，■１９ビットフ
リップフロップ７６から出力される１キヤラクタブロツ
ク内の垂直走査位置アドレス信号２２０．■１６ビツト
フリツプフロツプ８２から出力されるキャラクタデータ
読出信号２１０をフリップフロップ９４を介してキャラ
クタジェネレータ１０へ向は出力する。

従って、このキャラクタジェネレータ１０では、キャラ
クタ読出アドレス信号２１０によってカラーキャラクタ
データが特定され、そのキャラクタブロック内の垂直走
査位置アドレス信号２２０及び水平走査位置アドレス信
号２６０によって特定される１ドツト分の８ビツトカラ
ーデータが、このキャラクタジェネレータ１０から合成
画面のビデオ信号２４０として出力されることになる。

このようにして、本発明によれば、実施例のキャラクタ
ジエネレータ１０からＣＲＴの水平及び垂直走査に同期
してその走査位置を表すドツトのカラーデータがビデオ
信号２４０として順次出力され、１枚のカラー画面を合
成することができる。

なお、本実施例においては、１キヤラクタブロツク１０
０を８×８ドツトに設定する場合を例にとり説明したが
、本発明はこれに限らず、１キヤラクタブロツク１００
を必要に応じて任意の大きさに設定することができる。

また、本実施例においては第５図に示すように、スクロ
ール基準画面６００に対する表示画面３００の水平方向
変位量をブロック単位で設定する場合を例にとり説明し
たが、本実施例の装置によれば、第４図に示すラッチ回
路８８に所定のドツト変位量に対応した値を他の画面と
の関係で設定することにより、表示画面３００の水平方
向に対する変位量を垂直方向と同様にドツト単位で設定
することが可能となる。

また、これ以外にも、水平方向変位量を、例えば９ビツ
ト情報を用いてドツト単位で設定することも可能であり
、この場合には、その下位３ビツトをラッチ回路８８へ
入力し、残りの上位６ビツトをブロック単位情報として
ブロック変位全ラッチ回路４６へ入力するよう形成すれ
ばよい。

［発明の効果］ 以上説明したように、本発明によれば、複数の画面を重
合わせて１枚のカラー画面を合成出力するにあたり、使
用するキャラクタジェネレータが１台で済むため、装置
全体の低コスト化を図ることが可能となる。

特に、本発明によれば、従来装置の様に、複数のキャラ
クタジェネレータに同一のカラーキャラクタデータを重
複登録するという問題が発生することがなく、キャラク
タジェネレータ自体のメモリ空間を有効に利用すること
が可能となる。

また、本発明によれば、単に１台のキャラクタジェネレ
ータを設置すればすむため、装置内部に占めるキャラク
タジェネレータのスペースが少なくてすみ、特に多数の
画面を重合わせて１枚のカラー画面を合成するような場
合に、従来装置に比べてキャラクタジェネレータ自体が
占めるスペースが極めて小さなものとなり、回路配置を
効率良く行うことか可能となる。

さらに、本発明によれば、シェイプジェネレータを用い
、各画面の優先順位決定作業を行うことにより、優先順
位決定回路の構成を極めて簡単なものとすることができ
、しかも優先順位決定に要する演算処理時間をも大幅に
短縮することが可能生なる。

【図面の簡単な説明】

第１図は本発明にかかる映像表示装置の好適な実施例を
示すブロック図、 第２図は重合わせ表示される画面のイメージと前記各画
面のデータが登録されたビデオＲＡＭとの関係を示す説
明図、 第３図及び第４図は本発明の具体的な実施例を示すブロ
ック図、 第５図はスクロール基帖画面内におけるＣＲＴ表示画面
の変位量を表す説明図、 第６図は本実施例のタイミングチャート図、第７図はキ
ャラクタブロック方式によってＣＲＴ画面表示を行う原
理説明図、 第８図は従来のキャラクタブロック方式の基本的な回路
構成を示すブロック図、 第９図は各キャラクタブロック内に表示されるカラーキ
ャラクタデータの具体例を示す説明図、第１０図は複数
の画面を雪合わせ表示する場合の説明図、 第１１図は複数の画面を重合わせ合成する場合に用いら
れる従来装置の説明図、 第１２図は玉合わせ表示用に作成された３枚の画面の説
明図、 第１３図は第９図（Ａ）〜（Ｃ）を重合わせて合成した
キャラクタの説明図である。 １０・・・キャラクタジェネレータ １２・・・画像表示メモリとしてのビデオＲＡ　Ｍ１４
・・・ＣＲＴコントローラ ２０・・・優先順位決定回路 ３２・・・シエイプジエネレータ １００・・・キャラクタブロック ２００・・・キャラクタブロックアドレス信号２１０・
・・キャラクタ読出アドレス信号２２０・・・垂直走査
位置アドレス信号２４０・・・合成ビデオ信号

Claims (2)

【特許請求の範囲】
1. （１）複数枚の画面を重ね合わせて１枚のカラー画面を
   合成する映像表示装置において、 合成前の各画面を複数のキャラクタブロックに分割し、
   各キャラクタブロックアドレスに、各キャラクタブロッ
   クに表示されるカラーキャラクタの読み出しアドレスが
   登録されて成る画面表示メモリと、 ＣＲＴの水平及び垂直走査に同期して、前記画面表示メ
   モリに向け、合成前の各画面のキャラクタブロックアド
   レス信号を順次出力し、画像表示メモリから対応するキ
   ャラクタ読み出しアドレス信号を各画面順に出力させる
   とともに、前記各画面のキャラクタブロック内における
   垂直走査位置アドレス信号を順次出力するＣＲＴコント
   ローラと、 各キャラクタブロックに表示される複数のキャラクタ形
   状が予め登録され、合成前の各画面順に順次入力される
   前記キャラクタ読出アドレス信号によって各画面のキャ
   ラクタ形状が指定され、指定された各キャラクタ形状か
   ら、前記垂直走査位置アドレス信号によって指定される
   キャラクタブロック内１水平走査分のキャラクタ形状デ
   ータを各画面順に出力するシェイプジェネレータと、各
   画面順に前記シェイプジェネレータから出力される１水
   平走査分の各キャラクタ形状データを所定の優先順位に
   従って比較し、ＣＲＴを水平走査する際に表示する優先
   画面を各ドット毎に決定する優先順位決定回路と、 各キャラクタブロックに表示される複数のカラーキャラ
   クタデータが予め登録され、前記優先画面のキャラクタ
   読出アドレスによって指定されるカラーキャラクタデー
   タから、垂直走査位置アドレス信号及び水平走査位置ア
   ドレス信号によって特定される１ドット分のカラーデー
   タをＣＲＴの走査に同期して順次出力するキャラクタジ
   ェネレータと、 を含み、共通のシェイプジェネレータ及びキャラクタジ
   ェネレータを用いて、複数の画面を重合わせて１枚のカ
   ラー画面を合成することを特徴とする映像表示装置。
2. （２）特許請求の範囲（１）記載の装置において、画面
   表示メモリは、各画面のキャラクタブロックを水平８ド
   ット及び垂直８ドットに設定して成ることを特徴とする
   映像表示装置。