JPS63197257A - 記憶パツケ−ジ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は記憶装置に対する複数の独立した制御に関し、
特に斯かる方式で制御される記憶部によジ構成される記
憶パンケージに関する。

（従来の技術） 近年の半導体集積回路の著しい進歩により、特にメモリ
集積回路が大容量化され、小形でビット当りの単価が低
くなジ、大容量の記憶パンケージが提供されるようにな
ってきた。

従来、この種の記憶パッケージは複数の記憶部で構成さ
れており％書込み／挽出しは上記記憶部をセレクタで選
択して行う方式が公知であった。

（発明が鱗決しようとする問題点） 上述した従来の複数の記憶部にょフ構成されている大容
量記憶バンケー・ジにおいて％書込み／読出しの制御方
式では記憶容量の増大に伴って、上記記憶パッケージに
対する検査時間が増力口してしまうと云う欠点がある。

本発明の目的は、試験時には複数の記憶部のすべてに対
して書込み／読出し動作を同時に行うことによ夕上言Ｃ
欠点を除去し、記憶パンケージに対する検査時間を増加
させることがないように構成した記憶パンケージを提供
することにある。

（問題点を解決するための手段） 本発明による記憶パッケージは複数の記憶部と、アドレ
ス分配回路と、データ分配回路と。

タイミング切替え回路と、データ比較回路と、記憶部選
択回路とを具備して構成したものである。

複数の記憶部は、入力されたデータを入力されたアドレ
スへ記憶するためのものである。

アドレス分配回路は、入力されたアドレスを複数の記憶
部へ分配するためのものである。

データ分配回路は、入力され念データを複数の記憶部へ
分配するためのものである。

タイミング切替え回路は、試験中信号が入力されている
場合には複数のタイミング信号のうちのひとつを選択し
１選択されたタイミング信号のタイミングを複数の記憶
部へ伝達し、試験中信号か入力されていない場合には複
数の記憶部へそれぞれの入力タイミング信号を伝達する
ためのものである。

データ比較回路は、試験中信号が入力されている場合に
、複数の記憶部からの読出しデータを比較し、すべての
データが一致したか否かをチェックし、ひとつでも相違
していればエラー信号を出力するためのものである。

記憶部選択回路は、複数の記１、捲部からの読出しデー
タを入力し、硯出し記憶部情報により選択的にデータを
出力するためのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による記憶パンケージの一実施例を示
すブロック図である。第１図において、５はアドレス分
配回路、６はデータ分配回路、７はタイミング切替え回
路、１１−１〜１１−Ｎはそれぞれ第１〜第Ｎの記憶部
、１４は記憶部選択回路、１５はデータ比較回路である
。

第１図において、アドレス分配回路５は信号線１上のア
ドレスを入力して信号線８上に記憶部アドレスを出力す
る。データ分配回Ｆ＆６ば。

信号線２上の書込みデータを入力し、信号線９を介して
第１〜第Ｎの記憶部ｌｌ−１〜１１−Ｎへ記憶データを
分配する。タイミング切替え回路７は、信号線３−１〜
３−Ｎ上のタイミング信号を入力し、信号線４上の試験
中信号の指示により信号線３−１〜３−Ｎ上のすべての
タイミング信号、あるいは信号線３−１〜３−Ｎ上のタ
イミング信号のひとつを、ＲＡＳ、ＣＡＳ％あるいはＷ
ＥＴのタイミング信号として信号線１Ｏ−１−１０−Ｎ
を介して各記憶部１１−１〜１１−Ｎへ出力する６第１
−第Ｎの記憶部１１−１〜１１−Ｎは、信号線８上の記
憶部アドレス、信号線９上の記憶データ、および信号線
１０＝１−１０−Ｎ上のタイミング信号を入力して、書
込み／読出し動作を行う。

記憶部選択回路１４は、第１〜第Ｎの記憶部１ｌ−ＩＡ
−１１−Ｎから信号線１２−１〜１２−Ｎへの現出しデ
ータを入力して、信号線１３上の記憶部情報により読出
しデータを選択し、信号線１６上へパンケージ読比しデ
ータを出力する。データ比較回路１５は、信号線１２−
１〜１２−Ｎの読出しデータを入力し、信号線４上の試
験中信号がイネーブルであれば各データを比較し、一致
しない場合には信号線１７上にエラー信号全出力する。

次に、第１図を参照して本実施例の動作を説明する。

通常動作の場合には、信号線４上の試験中信号が入力さ
れていない。このとき、信号線１上にアドレスが入力さ
れ、信号線２上にに込みデ−タが入力される。信号線３
−Ｍ　（１＜Ｍ＜Ｎ）上にタイミング信号が入力される
と、信号線ｌｏ　−Ｍ　（１＜ＭＡＮ　）から第Ｍ番目
の記憶部１１−Ｍ　（ｉ　＜ＭＡＮ　）へタイミング信
号（書込み時にはＲＡＳ　、ＣＡＳ％およびＷＥＴ）が
出力され、信号線８上の記憶部アドレス信号によって指
示さｔたアドレスへ信号線９上の記憶データが書込まれ
る。

信号線３−Ｍ（１くＭ＜Ｎ）上のタイミング信号が読出
し動作を示している場＠−１信号線ｌｏ−Ｍ（ｔ＜Ｍく
Ｎ）から第Ｍ番目の記憶部１１−Ｍ（ｘくＭ＜Ｎ＞ヘタ
イミング信号（読出し時にはＷＥＴは出力されない。）
が出力され、信号線８上の記憶アドレス信号によって指
示されたアドレスから信号線１２−Ｍ　（１＜Ｍ＜Ｎ）
上へ読出しデータを読出す。

このとき、信号線１３上の記憶部情報は第Ｍ番目を示し
ているため、記憶部選が回路１４は信号線１２−Ｍ（１
＜ＭりＮ　）を選択し、パンケージ読出しデータを信号
線１６を出力する。

次に、記憶パンケージを試験するため、信号線４から試
験中信号が入力されたときの動作を説明する。このとき
、タイミング切替え回路７は、信号ｇｉ３−１〜３−Ｎ
上のタイミング信号のうち、成る決められた信号のみを
選択する。

いｉ、信号線３−１上のタイぐング信号を選択するもの
とする。

ここで、信号線ｌ上にアドレスが入力され。

信号線２上に曹込みデータが入力され、信号線３−１に
タイミング信号が入力されると、信号線１０を介してす
べての記憶部１１−１〜１１−Ｎへタイミング信号が出
力される。

このときに書込み動作であれば、１込みに必要なタイミ
ングが出力され、すべての記憶部１１−１〜１１−Ｎに
おける信号線８上の記憶部アドレスで指示されたアドレ
スへ、信号線９上の記憶データが同時に１込まれる。

信号線３−１上のタイミング信号が読出し動作を示して
いた場合、書込み時と同様に、信号線１０上のタイミン
グ信号がすべての記憶部１１−１〜１１−Ｎへ出力され
、信号線８上の記憶部アドレスで指示されたアドレスか
ら１信号線１２−１〜１２−Ｎ上の読出しデータが同時
に読出される。

データ比較回路１５は、信号線４上で試験中信号が入力
されていることにより、信号線１２−１〜１２−Ｎ上の
読出しデータを入力し、それらの読出しデータを比較し
、すべてのデータが一致した場合には何も出力しない。

一致しない場合には、信号線１７上にエラー信号を出力
する。

この方法により、１個の記憶部に相当する試験時間でＮ
個の記憶モジュールを試験することができる。

（発明の効果） 本発明は以上説明したように、試験時には複数の記憶部
のすべてに対して書込み／読出し動作を回路に行うこと
により、試験に必要な時間をひとつの記憶部分の時間へ
と短縮することができると云う効果がある。

特に、近年実現されてき九大容貴記憶パッケージでは複
数の記憶部モジュールを有し、記憶容量も大きいため１
本発明によｐ試験時間を大幅に短縮できると云う効果が
ある。

【図面の簡単な説明】

第１図は１本発明による記憶パッケージの一実施例を示
すブロック図である。 ５・・・アドレス分配回路 ６・・・データ分配回路 ７・・・タイミング切替え回路 １１−１〜１１−Ｎ・・・記憶部 １４・・・記憶部選択回路 １５・・・データ比較回路 １．２．３−１〜３−Ｎ、４，８，９．１０−１〜１０
−Ｎ、１２−１〜１２−Ｎ、１３．１６．１７・・・信
号線

Claims (1)

【特許請求の範囲】
1. 入力されたデータを入力されたアドレスへ記憶するため
   の複数の記憶部と、前記入力されたアドレスを前記複数
   の記憶部へ分配するためのアドレス分配回路と、前記入
   力されたデータを前記複数の記憶部へ分配するデータ分
   配回路と、試験中信号が入力されている場合には複数の
   タイミング信号のうちのひとつを選択し、前記選択され
   たタイミング信号のタイミングを前記複数の記憶部へ伝
   達し、前記試験中信号が入力されていない場合には前記
   複数の記憶部へそれぞれの入力タイミング信号を伝達す
   るためのタイミング切替え回路と、前記試験中信号が入
   力されている場合に、前記複数の記憶部からの読出しデ
   ータを比較し、すべてのデータが一致したか否かをチェ
   ックし、ひとつでも相違していればエラー信号を出力す
   るためのデータ比較回路と、前記複数の記憶部からの前
   記読出しデータを入力し、読出し記憶部情報により選択
   的にデータを出力するための記憶部選択回路とを具備し
   て構成したことを特徴とする記憶パッケージ。