JPH0321075B2 - - Google Patents

Info

Publication number
JPH0321075B2
JPH0321075B2 JP57177475A JP17747582A JPH0321075B2 JP H0321075 B2 JPH0321075 B2 JP H0321075B2 JP 57177475 A JP57177475 A JP 57177475A JP 17747582 A JP17747582 A JP 17747582A JP H0321075 B2 JPH0321075 B2 JP H0321075B2
Authority
JP
Japan
Prior art keywords
memory
test data
test
storage
memory elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57177475A
Other languages
English (en)
Other versions
JPS5875078A (ja
Inventor
Kaataa Jiretsuto Gyarii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Teradyne Inc
Original Assignee
Teradyne Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teradyne Inc filed Critical Teradyne Inc
Publication of JPS5875078A publication Critical patent/JPS5875078A/ja
Publication of JPH0321075B2 publication Critical patent/JPH0321075B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、大規模集積回路（LSI）デバイスを
試験するためのテスト・データのシーケンス装置
に関する。
一般に、100000個もの個別テスト信号が各LSI
ピンに与えられ、その各ピンから受けた信号を基
準信号と比較する。各ピンに対するテスト・デー
タ（テスト信号及び基準信号を含む）はそのピン
に専用の高速スタテイツク・ランダム・アクセ
ス・メモリに記憶される。スタテイツク・ランダ
ム・アクセス・メモリの容量は限定されるので、
テスト・データは大容量のダイナミツク・ランダ
ム・アクセス・メモリに記憶されるときがあり、
この場合必要によつてはグループでスタテイツ
ク・ランダム・アクセス・メモリに転送される。
スタテイツク・ランダム・アクセス・メモリに新
しいグループのテスト・データがロードされる度
毎に試験が休止される。
本発明は、概述すれば、各デバイスが多数のピ
ンを有するLSIデバイスを試験するテスト・デー
タの連続シーケンスを提供する装置であつて、各
ピンに関連してテスト・データを記憶する複数の
メモリ素子と、該メモリ素子よりも大容量で低速
のテスト・データを記憶する記憶素子と、前記メ
モリ素子の任意の１つからピンにテスト・データ
を選択的に送るテスト・シーケンス制御回路と、
前記記憶素子に記憶されたテスト・データの一部
をメモリ素子の任意の１つに選択的にロードする
再ロード回路（テスト・データをピンには与えな
い）と、から構成される装置である。
好適実施例において、メモリ素子はスタテイツ
クRAMから成り、記憶素子はダイナミツク
RAMから成る。記憶素子は、また、複数の記憶
副素子を有し、該記憶副素子を再ロードされるメ
モリ素子に周期的に反復して接続するスイツチン
グ回路が含まれ、アドレス情報を記憶副素子に各
サイクル毎に与えて記憶副素子に記憶されるテス
ト・データが各副素子の実効転送速度よりも高速
でメモリ素子に差し込まれそしてロードされる。
記憶副素子はダイナミツクRAMから成り、グル
ープ毎に結合される。テスト・データを記憶する
ための、大規模蓄積メモリが含まれ、また、大規
模蓄積メモリをしてテスト・データの一部をグル
ープの任意の１つに選択的にロードさせる大規模
蓄積スイツチング回路（メモリ素子にテスト・デ
ータを与えない）が含まれる。テスト・データは
記憶副素子からテスト・データがピンに送られる
速度よりも高速で再ロードされるメモリ素子にロ
ードされる。２つのメモリ素子があり、テスト・
シーケンス制御回路と再ロード回路をして第１の
メモリ素子からテスト・データを発送すると共に
第２のメモリ素子にロードし、第２のメモリ素子
からテスト・データを発送するとき第１のメモリ
素子にテスト・データをロードすることを交互に
行う制御装置が含まれる。
本発明は、スタテイツクRAMに再ロードする
ための休止を必要とせずに、テスト信号の長いシ
ーケンスを高速で連続して、そして経済的に伝送
することを可能にする。
本発明を以下実施例に従つて詳細に説明する。
第１図を参照すると、LSIデバイス試験装置が
示され、Ａメモリ１０及びＢメモリ１２（各4K
スタテイツクRAM）が被試験デバイス１６の各
ピン１４に対するテスト・データ（テスト信号、
基準値、関連のタイミング及びフオーマツト情報
を含む）を収納する。Ａ及びＢメモリ１０，１２
の出力は、ソース・セレクタ１８（周知のマルチ
プレクサ）を介して、フオーマツト装置２０（テ
スト信号の印加及び比較のフオーマツトを作りそ
してタイミングを決めるための、マルチプレクサ
を含む集積回路論理素子から成る）に接続され
る。該フオーマツト装置２０は、２ウエイ・ライ
ン２２によつて被試験デバイス１６を保持するテ
スト・ステーシヨン２４（ピン出力フオロアー及
び周知のピン・ドライバ回路を有する）に接続さ
れる。Ａ及びＢメモリ１０，１２の各々は、再ロ
ード制御回路３０（マルチプレクサ）に接続され
る入力を有し、その制御回路の４つの入力は４つ
の64KダイナミツクRAM３２（全体でＣメモリ
３４を構成し、テスト・データの一群を記憶す
る）に夫々接続される。ダイナミツクRAM３２
の全体のアドレス入力はＣアドレス・ライン３６
によつてＣアドレス発生器及び制御カウンタ３８
（Ｃメモリ３４をアドレス指定して再ロードを制
御する集積回路の論理及びタイミング回路を有す
る）に接続される。該Ｃアドレス発生器及び制御
カウンタ３８は、また、制御ライン４０によつて
再ロード制御回路に、制御ライン４２によつて一
対のセレクタ４４，４６（マルチプレクサ）の制
御入力に、そしてＣアドレス・ライン３６によつ
てセレクタ４４，４６のデータ入力に、接続され
る。セレクタ４４，４６は、Ａ及びＢアドレス信
号発生器４８，５０（カウンタ、マルチプレクサ
及びエクスクルーセブORゲートから成る）に
夫々接続される他のデータ入力、及びＡ及びＢア
ドレス・ライン５２，５４によつて夫々Ａ及びＢ
メモリ１０，１２のアドレス入力に接続される出
力を有する。Ａ及びＢアドレス信号発生器４８，
５０と、Ｃアドレス発生器及び制御カウンタ３８
はシーケンス制御RAM６０（各々112ビツトの
4K命令ワードの容量を有するプログラム可能マ
イクロプロセツサ）に接続される。RAM６０は
ソース・セレクト・メモリ６２（RAM）に接続
され、該メモリ６２の出力はソース制御ライン６
４によつてソース・セレクタ１８に接続されると
共に、次に実行されるべき制御命令のアドレスを
決定する回路（図示せず）に接続される。
次に動作について説明する。
すべてのピンに対するテスト・データのシーケ
ンスはフオーマツト装置２０にＡ又はＢメモリ１
０又は１２から交互に送られる。その選択は、シ
ーケンス制御RAM６０の制御の下でソース・セ
レクト・メモリ６２による指令に従つてソース・
セレクタ１８によつて決定される。Ａメモリ１０
がソース・セレクタ１８によつて選択されると
き、Ａアドレス信号発生器４８からセレクタ４４
（Ｃアドレス発生器及び制御カウンタ３８によつ
て制御される）を介してＡアドレス・ライン５２
上に与えられるアドレスによつて指定される一連
のメモリ・ロケーシヨンから記憶されたテスト・
データを送出する。同時に、Ｂメモリ１２はＣメ
モリ３４から再ロード・ライン６６を介して再ロ
ードされる。再ロード制御回路３０は周期的に反
復してRAM３２をＡメモリ１０に接続し、各サ
イクルにそこからデータが転送されるRAM３２
のロケーシヨンがライン３６を介して送られる一
連のアドレスの１つによつて指定される。転送さ
れたデータを受信するＢメモリ１２内の一連のロ
ケーシヨンのアドレスは、セレクタ４６（Ｃアド
レス発生器及び制御カウンタ３８に制御される）
を介してＣアドレス・ライン３６に、Ａメモリ１
０へのＡアドレスの伝送速度よりも速い速度で送
られる。
Ａメモリ１０がテスト・データを全部送出して
しまつた後で、ソース・セレクタ１８は遅延なく
Ｂメモリ１２を介して新しく補充されたテスト・
データを送出させ、Ａメモリ１０はＣメモリ３４
から再ロードされる。
別の実施例を第２図に示す。ダイナミツク
RAM３２が２グループに分割され、夫々再ロー
ドライン１１０，１１２によつてセレクタ１１４
を介して大規模蓄積Ｄメモリ１１６に接続される
入力を有する。Ｄメモリ１１６はアドレス・ライ
ン１１８によつてＤアドレス制御回路１２０に接
続され、該制御回路はシーケンス制御RAM６０
にまたセレクタ１１４に制御ライン１２２によよ
つて接続される。RAM３２の２つのグループは
Ａ及びＢメモリ１０及び１２を交互に再ロードす
る（再ロード制御回路３０を介して）。各グルー
プが再ロードしない間はＤメモリ１１６に記憶さ
れた一群からのテスト・データで補充される。２
グループ間での補充動作のスイツチングはＤアド
レス制御回路１２０の制御によつてセレクタ１１
４から指令を受ける。
【図面の簡単な説明】
第１図は、本発明によるスタテイツク・メモリ
再ロード回路を含むLSIデバイス試験装置のブロ
ツク図である。第２図は、ダイナミツク・メモリ
補充回路を含む第１図の試験装置の一部を示すブ
ロツク図である。 （符号説明）、 １０：Ａメモリ、１２：Ｂメ
モリ、１４：ピン、１６：被試験デバイス、１
８：ソース・セレクタ、２０：フオーマツト装
置、３０：再ロード制御回路。

Claims (1)

  1. 【特許請求の範囲】 １ 多数のピンを有するLSIデバイスにテスト・
    データの連続シーケンスを供給する装置であつ
    て、 前記ピンの各々と関連して前記テスト・データ
    を記憶する複数のメモリ素子と、 前記メモリ素子の各々より大容量で低速の素子
    であつて複数の記憶副素子を含み前記テスト・デ
    ータを記憶する記憶素子と、 前記メモリ素子の任意の１つからピンにテス
    ト・データを選択的に送るテスト・シーケンス制
    御回路と、 前記記憶素子に記憶されたテスト・データの一
    部を前記メモリ素子の任意の１つに選択的にロー
    ドさせる回路であつて該テスト・データをピンに
    は与えない再ロード回路と、 前記記憶副素子を再ロードされる前記メモリ素
    子に反復して接続し、各サイクル毎にアドレス情
    報を前記副素子に与えるスイツチング回路と、 を有し、前記記憶副素子に記憶されたテスト・デ
    ータが各副素子の実効転送速度よりも高速で前記
    メモリ素子に差し込まれ、そしてロードされる、
    装置。 ２ 前記メモリ素子がスタテイツクRAMから成
    り、前記記憶素子がダイナミツクRAMから成る
    特許請求の範囲第１項記載の装置。 ３ 前記メモリ素子がスタテイツクRAMから成
    り、前記記憶副素子がダイナミツクRAMから成
    る特許請求の範囲第１項記載の装置。 ４ 前記記憶副素子がグループ毎に結合され、前
    記テスト・データを記憶する大規模蓄積メモリ
    と、該蓄積メモリをして前記テスト・データの一
    部を前記グループの任意の１つに選択的にロード
    させる回路であつて、前記メモリ素子にはテス
    ト・データを与えないスイツチング回路と、を有
    する特許請求の範囲第１項又は３項記載の装置。 ５ 前記テスト・データが、前記記憶副素子から
    再ロードされるべきメモリ素子に、該テスト・デ
    ータが前記ピンに送られる速度よりも高速でロー
    ドされる特許請求の範囲第１項又は３項記載の装
    置。 ６ 前記メモリ素子が２個も設けられる特許請求
    の範囲第１、２又は３項記載の装置。 ７ 前記テスト・シーケンス制御回路及び再ロー
    ド回路をして、前記メモリ素子の第１のものから
    テスト・データを送出する間前記メモリ素子の別
    のものにテスト・データをロードし、前記メモリ
    素子の第１のものにテスト・データをロードする
    間前記メモリ素子の別のものからテスト・データ
    を送出する制御装置を有する特許請求の範囲第
    １、２又は３項記載の装置。
JP57177475A 1981-10-09 1982-10-08 Ｌｓｉデバイス試験用テスト・デ−タ供給装置 Granted JPS5875078A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/309,982 US4451918A (en) 1981-10-09 1981-10-09 Test signal reloader
US309982 2001-08-02

Publications (2)

Publication Number Publication Date
JPS5875078A JPS5875078A (ja) 1983-05-06
JPH0321075B2 true JPH0321075B2 (ja) 1991-03-20

Family

ID=23200492

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57177475A Granted JPS5875078A (ja) 1981-10-09 1982-10-08 Ｌｓｉデバイス試験用テスト・デ−タ供給装置

Country Status (5)

Country Link
US (1) US4451918A (ja)
JP (1) JPS5875078A (ja)
DE (1) DE3237224A1 (ja)
FR (1) FR2514529B1 (ja)
GB (1) GB2108278B (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517661A (en) * 1981-07-16 1985-05-14 International Business Machines Corporation Programmable chip tester having plural pin unit buffers which each store sufficient test data for independent operations by each pin unit
US4502127A (en) * 1982-05-17 1985-02-26 Fairchild Camera And Instrument Corporation Test system memory architecture for passing parameters and testing dynamic components
DE3237365A1 (de) * 1982-10-08 1984-04-12 Siemens AG, 1000 Berlin und 8000 München Anordnung zur erzeugung von mustern von pruefsignalen bei einem pruefgeraet
JPS59161744A (ja) * 1983-03-04 1984-09-12 Hitachi Ltd 情報処理装置のスキヤン方式
US4622668A (en) * 1984-05-09 1986-11-11 International Business Machines Corporation Process and apparatus for testing a microprocessor and dynamic ram
US4598398A (en) * 1984-06-22 1986-07-01 Itt Corporation Test apparatus for PCM/FDM transmultiplexer
JPS61126482A (ja) * 1984-11-26 1986-06-13 Yokogawa Electric Corp デイジタルパタ−ンテスタ
JPS61126480A (ja) * 1984-11-26 1986-06-13 Yokogawa Electric Corp デイジタルパタ−ンテスタ
US4937827A (en) * 1985-03-01 1990-06-26 Mentor Graphics Corporation Circuit verification accessory
US4727312A (en) * 1985-12-23 1988-02-23 Genrad, Inc. Circuit tester
US4744084A (en) * 1986-02-27 1988-05-10 Mentor Graphics Corporation Hardware modeling system and method for simulating portions of electrical circuits
JPH0814982B2 (ja) * 1986-03-10 1996-02-14 日本電気株式会社 半導体記憶装置
JPH0746127B2 (ja) * 1986-05-20 1995-05-17 三菱電機株式会社 半導体試験装置
USH607H (en) 1986-06-27 1989-03-07 The United States Of America As Represented By The Secretary Of The Navy Addressable delay memory
US4730318A (en) * 1986-11-24 1988-03-08 International Business Machines Corporation Modular organized storage tester
DE3714770A1 (de) * 1987-05-04 1988-11-24 Siemens Ag Verfahren und anordnung zur erzeugung von pruefdaten fuer eine digitale schaltung
US4876685A (en) * 1987-06-08 1989-10-24 Teradyne, Inc. Failure information processing in automatic memory tester
US4882673A (en) * 1987-10-02 1989-11-21 Advanced Micro Devices, Inc. Method and apparatus for testing an integrated circuit including a microprocessor and an instruction cache
US4875210A (en) * 1988-01-06 1989-10-17 Teradyne, Inc. Automatic circuit tester control system
GB2214314B (en) * 1988-01-07 1992-01-02 Genrad Ltd Automatic circuit tester
US4967412A (en) * 1988-04-08 1990-10-30 Hewlett-Packard Company Serial data frame generator for testing telecommunications circuits
JP2936547B2 (ja) * 1989-06-16 1999-08-23 株式会社アドバンテスト 試験パターン発生器
US5321700A (en) * 1989-10-11 1994-06-14 Teradyne, Inc. High speed timing generator
EP0432292A1 (en) * 1989-12-12 1991-06-19 Advantest Corporation Logic IC tester
US5225772A (en) * 1990-09-05 1993-07-06 Schlumberger Technologies, Inc. Automatic test equipment system using pin slice architecture
US5212443A (en) * 1990-09-05 1993-05-18 Schlumberger Technologies, Inc. Event sequencer for automatic test equipment
US5195097A (en) * 1990-10-19 1993-03-16 International Business Machines Corporation High speed tester
DE4143468C2 (de) * 1990-10-30 2000-03-16 Teradyne Inc Schaltungsanordnung zur Erzeugung von Ausgangsimpulsen und Zeitsteuerschaltung für eine Schaltungsprüfvorrichtung
US6286120B1 (en) 1994-09-01 2001-09-04 Teradyne, Inc. Memory architecture for automatic test equipment using vector module table
US6826721B2 (en) 2001-11-01 2004-11-30 Agilent Technoloiges, Inc. Data accelerator and methods for increasing data throughput
KR100914236B1 (ko) * 2007-06-28 2009-08-26 삼성전자주식회사 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법.
US8295182B2 (en) * 2007-07-03 2012-10-23 Credence Systems Corporation Routed event test system and method

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2905930A (en) * 1954-05-24 1959-09-22 Underwood Corp Data transfer system
GB971247A (ja) * 1962-04-19
US3311890A (en) * 1963-08-20 1967-03-28 Bell Telephone Labor Inc Apparatus for testing a storage system
US3474421A (en) * 1965-06-16 1969-10-21 Burroughs Corp Memory core testing apparatus
DE1810413B2 (de) * 1968-11-22 1973-09-06 Siemens AG, 1000 Berlin u. 8000 München Verfahren zum ausgeben von daten aus einer datenverarbeitungsanlage an externe geraete und zum eingeben von daten von den externen geraeten in die datenverarbeitungsanlage
US3828319A (en) * 1969-06-23 1974-08-06 Ipc Service Ltd Composition system
US3805243A (en) * 1971-02-22 1974-04-16 Cogar Corp Apparatus and method for determining partial memory chip categories
US3739349A (en) * 1971-05-24 1973-06-12 Sperry Rand Corp Digital equipment interface unit
US3772657A (en) * 1971-11-30 1973-11-13 Mi2 Inc Columbus Magnetic tape data handling system employing dual data block buffers
US3761894A (en) * 1972-05-12 1973-09-25 Bell Telephone Labor Inc Partitioned ramdom access memories for increasing throughput rate
US3781829A (en) * 1972-06-16 1973-12-25 Ibm Test pattern generator
US3832535A (en) * 1972-10-25 1974-08-27 Instrumentation Engineering Digital word generating and receiving apparatus
GB1441817A (en) * 1973-07-19 1976-07-07 Int Computers Ltd Data processing apparatus
US3873818A (en) * 1973-10-29 1975-03-25 Ibm Electronic tester for testing devices having a high circuit density
GB1529842A (en) * 1975-10-09 1978-10-25 Texas Instruments Ltd Digital data stores and data storage systems
DE2615306C2 (de) * 1976-04-08 1982-06-03 Vereinigte Flugtechnische Werke Gmbh, 2800 Bremen Meßdatenerfassungs- und Verarbeitungsanlage
JPS5361234A (en) * 1976-11-12 1978-06-01 Matsushita Electric Ind Co Ltd Memory unit
US4195343A (en) * 1977-12-22 1980-03-25 Honeywell Information Systems Inc. Round robin replacement for a cache store
JPS5847741B2 (ja) * 1978-03-29 1983-10-24 日本電信電話株式会社 パタ−ン発生器
US4216539A (en) * 1978-05-05 1980-08-05 Zehntel, Inc. In-circuit digital tester
US4195770A (en) * 1978-10-24 1980-04-01 Burroughs Corporation Test generator for random access memories
JPS5585265A (en) * 1978-12-23 1980-06-27 Toshiba Corp Function test evaluation device for integrated circuit
US4249173A (en) * 1979-09-14 1981-02-03 Burroughs Corporation Logic signals control system
JPS57131076A (en) * 1981-02-06 1982-08-13 Hitachi Ltd Pattern generator for testing high speed lsi

Also Published As

Publication number Publication date
FR2514529A1 (fr) 1983-04-15
GB2108278B (en) 1985-06-05
JPS5875078A (ja) 1983-05-06
DE3237224A1 (de) 1983-05-05
GB2108278A (en) 1983-05-11
US4451918A (en) 1984-05-29
DE3237224C2 (ja) 1992-04-30
FR2514529B1 (fr) 1989-04-28

Similar Documents

Publication Publication Date Title
JPH0321075B2 (ja)
US4639919A (en) Distributed pattern generator
US4862460A (en) Test pattern generator
US5734869A (en) High speed logic circuit simulator
US4969148A (en) Serial testing technique for embedded memories
US4754215A (en) Self-diagnosable integrated circuit device capable of testing sequential circuit elements
US4500993A (en) In-circuit digital tester for testing microprocessor boards
US6049901A (en) Test system for integrated circuits using a single memory for both the parallel and scan modes of testing
EP0154048A2 (en) Circuit for generating test signals for in-circuit digital testing
JPS58108475A (ja) テストベクトルのシーケンスを発生する装置
US5305281A (en) Multiple array memory device with staggered read/write for high speed data access
US4493079A (en) Method and system for selectively loading test data into test data storage means of automatic digital test equipment
JPH097393A (ja) マイクロエレクトロニック集積回路のためのメモリ試験装置
US4954994A (en) FIFO memory capable of simultaneously selecting a plurality of word lines
US5606568A (en) Method and apparatus for performing serial and parallel scan testing on an integrated circuit
US4388701A (en) Recirculating loop memory array having a shift register buffer for parallel fetching and storing
US3208048A (en) Electronic digital computing machines with priority interrupt feature
EP0699999B1 (en) Memory architecture for automatic test equipment using vector module table
US4706214A (en) Interface circuit for programmed controller
US6202187B1 (en) Pattern generator for use in a semiconductor test device
JP2000172524A (ja) 半導体記憶装置
JPH0249520B2 (ja)
JPS6037930B2 (ja) 情報記憶装置
JPS63197257A (ja) 記憶パツケ−ジ
JP3285037B2 (ja) メモリ試験装置