JPS6142958A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は微細Ｐ−）長構造のＭＯ８型半導体装置の製造
方法に関するものである。

〔発明の技術的背景とその問題点〕

ＭＯ８型半導体装置における／４ンチスルーやショート
チャネル効果防止のための技術として、従来、Ｐｆ！ケ
、ト形成と呼ばれる技術がある。

この技術は例えばＮＭＯ８構造を例〈とると、ｎ型高濃
度ソース、ドレイン領域のチャネル側部分にｐ型不純物
領域を形成し、これによシ、パンチスルーやシ、−トチ
ャネル効果を防止するようにしたものである。

一方、ホットエレクトロン・インパクト・イオン化防止
については、いわゆるＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅ
ｄ　Ｄｒａｉｎ）がある（参考文献：　ＩＥＥＥＴｒａ
ｎｓａｅｔｌｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄ＠ｖｉ
ｃｅａ、ｖｏｌＥＤ−２７（８）１３５９（１９８０）
）。

これは高濃度ソース、ドレイン領域のチャネル側に低濃
度ソース、ドレイン領域を設け、究乏層を伸すよりにし
たもので、これによυ電界集中を緩和するものである。

ところで、上記Ｐポケ、ト電極形成後、このゲート電視
をマスクに、ｐ型不純物（例えばホウ素）をイオン注入
し、引き続いてソース、ドレイン領域形成のためのＨ５
不純物を注入して形成するものである。また、Ｐポケッ
トとＮ型ソース、ドレイン領域は同じマスクを用いてイ
オン注入し、形成するため、Ｐポケットとしてｐ型不純
物領域を残すためには、Ｎ型不純物イオン注入は半導体
基板表面よシ浅＜、シかもイオン注入量も非常に少なく
しなければならない。

従って、Ｐポケットの効果を十分、発揮させるためには
、側壁を形成するいわゆるＬＤＤ構造としなければなら
ない。

しかし、ＬＤＤ構造にすると、ＣＭＯ６構造の場合、写
真蝕刻工程が２工程分も増え、また、側壁形成物堆積及
びＲＩＥ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎ
ｇ）によるエツチング、ｎ″″およびｐ−不純物領域形
成のためのイオン注入々ど製造工程が複雑化する。また
、側壁形成物の制御性がデバイス特性に影響を及ぼして
しまう。特にｎ−領域は寄生抵抗として作用するため、
側壁の長さによシ素子の相互コンダクタンスらが変化し
、ＬＳＩを形成した際にはその構成要素となる各トラン
ゾスタの相互コンダクタンスらくばらつきが出来易ｂ０
また１側壁形成の際、ＲｒＥを用いるので、このＲＩＥ
を行うことによってダメーゾを受けた側壁が最終的には
チャネル領域近傍に残ることになシ、素子の信頼性上、
問題が多層。更にまた、浅い拡散層を形成するためには
低加速電圧でイオン注入を行わねばならないが、イオン
注入装置の関係で、その下限には限界があシ、スルーグ
ツトも悪くなる。更に、拡散層を浅くすると表面抵抗が
高くなシ、寄生抵抗として働くので、素子の相互コンダ
クタンス−が低下する。また、いかに拡散層を浅くして
も、熱処理によシ、その拡散層はチャネル領域よシも下
側に伸びるので、短チャネルのデバイスになるとシ、−
トチャネル効果を起ζし易くなると云う欠点があった。

〔発明の目的〕

本発明は上記の事情に鑑みて成されたもので、その目的
とするところは微細ゲート長のＭＯＳ　トランゾスタに
おいて、パンチスルーやショートチャネル効果を防止で
き、また、ドレイン領域近傍の電界集中を緩和してホッ
トエレクトロンや、半導体基板電流を低減させ、素子の
信頼性向上を図った半導体装置の製造方法を提供するこ
と（である。

〔発明の概要〕

すなわち、本発明は上記目的を達成するため、第１導電
型の半導体基板の素子領域に反応性イオンエツチングに
よシグート部形成用の溝を形成する工程と、この溝の底
部に閾値制御用の不純物を注入する工程と、半導体基板
露出面にダート絶縁膜を形成する工程と、半導体基板の
全面に導電性膜を堆積させると共にこれをエツチングし
て前記溝部にのみ導電性膜を残し、ｙ　−ト電極を形成
する工程と、全面に第２導電型の不純物イオンを注入し
、活性化して不純物プロファイルが前記溝底部まで伸る
ンース、ドレイン領域を形成する工程とを具備し九こと
を特徴とする。このような本発明方法によればｙ−ト部
形成用の溝を堀シ、半導体基板露出面にダート絶縁膜を
形成して後、溝内に導電性膜、例えば多結晶シリコンを
埋め込み、ソース、ドレイン領域形成用の不純物を全面
に注入して活性化し、ソース、ドレイン領域の不純物プ
ロファイルが前記溝底部位置まで達するようにしたこと
で、実質的にチャネル領域縦方向幅が短くな）、これに
よシシ、−トチャネル効果とパンチスルーの軽減を図る
ことができると共にＬＤＤ構造と同様な効果を得ること
ができ、且つ工程も簡素化される。

〔発明の実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。ここでは、第１図（ａ）〜（ｊ］の製造工程図を
参照し、微細ゲート長のＮＭＯ８）ランジスタを例にと
ってその製造方法を説明する。

実施例１ まず、Ｐ型のシリコン基板１１を用い、通常のコープシ
ナ−法（Ｓｉ３Ｎ４膜を用いた選択酸化）によシ島状に
素子領域を分離するフィールド酸化膜（図示せず）を形
成した。次いでシリコン基板１１の全面にレソストを塗
布し、写真蝕刻法によｊり、ゲート形成予定部が開口し
たレジストパターン１２を形成した。続いて、このレジ
ストパターン１２をマスクにｃｔ２　＋　ＣＦ４　ｙス
でＲＩＥを行い、シリコン基板１１７７（深さ０．５１
Ｉｍの溝１３を形成した。次にレジストパターン１２を
マスクに加速電圧４０ｋｅＶ、ドーズ量２Ｘ１０　　ｃ
ｍ　　の条件でホウ素をイオン注入し、閾値電圧制御用
のチャネルイオン注入層１４を形成した（第１図−）図
示）。

次にレジストパターン１２を除去した後、９００℃の０
２算囲気中で６０分間、熱酸化を行った。これＫよシリ
コン基板１１１ｆＣは溝１３内表面を含む全面に約２０
０Ｘの膜厚のｒ−ト酸化膜１５が形成された（第１図（
ｂ）図示）。次いで全面にＳ　ｉ　５　Ｎ４膜１６を２
００Ｘ堆積した（第１図（ｃ）図示）。

次Ｋ　ＲＩＢを施こした。これにょシ基板１１の表面及
び＃１１３の底面の８１５Ｎ４膜は除去され、＃１１３
の側壁にのみ、８１５Ｎ４膜１６′が残った（第１図（
ω図示）。続いて全面にダート電極形成のための多結晶
シリコンＭ１７を０．４μｍ堆積し、次九その上面に１
μｍの厚みで平坦化のためのレゾスト膜１８を塗布した
（第１図（ｅ）図示）。

次いでＲＩＥ　Ｋよシ、平坦化レジスト膜１８及び多結
晶シリコン膜１７をエツチング除去し、溝１３内のみに
多結晶シリコンパターン１９を残した（第１図（ｆ１図
示）。この多結晶シリコン／ぐターン１９はゲート電極
となる。続いて、全面にリンイオンを加速電圧４０　ｋ
＋ｓｖ、　　ドーズ量１．５Ｘ１０　　ａｎ　　の条件
でイオン注入し、不純物注入ｆＱ　２０を形成した（第
１図（φ図示）。このイオン注入条件で形成されたＲｐ
　（ＰｒｏＪｅｃｔｌｏｎＲａｎｇｅ　＊不純物を注入
したときの最大濃度部分までの距離）は０．０５μｍ、
標準偏差６は０．０２である。次に９００℃の温度で６
０分、熱処理を行って不純物注入層２０のリンイオンを
活性化させた。これによシ、不純物は拡散して溝１３の
底部付近の深さまで広がシ、ンース、ドレイン領域２１
．２２が形成された（第１図（ｈ）図示）。

以後は通常のＮＭＯ８製造工程にしたがって眉間絶縁膜
２３の堆積、ソース、ドレイン領域２１゜２２に至るコ
ンタクトホー／Ｉ／　Ｊ　４１　　ａ　Ｊ　４　Ｍの開
孔、配縁材料（Ａｔ−８１合金等）の蒸着とそのｚ４タ
ーニングを行い、コンタクトホーに一５ｃ介り。

てンース、ドレイン領域２１．２２ｊｆＣ接続されるそ
れぞれの配線２５１．２５．の形成を行ってＮＭＯ８素
子を完成させた（第１図（ｉ）図示）。

このようにして形成された半導体装置は第１図（，０に
示すように埋め込み形成されたゲート電極１９の両側に
ソース、ドレイン領域２１．２２が設けられる形となシ
、シかも、これらソース。

ドレイン領域２１．２２の拡散時にはｙ−ト電極１９の
側壁部分のダート酸化膜１５にはばまれるため、ソース
、ドレイン領域２１．２２の広が）は深さ方向のみとな
ることから、実質的にチャネル領域はｆｆ−ト電極１９
の底部よシわずかに深いソーき、ドレイン領域２１．２
２の対向部分のみの極めて浅い領域となる。

しかも、本発明ではソース、ドレイン領域が第２図（ａ
）に示すような不純物プロファイルを持つ。また、ソー
ス、ドレイン領域形成のための不純物イ、オン注入を２
回に分け、高濃度の砒素イオンを浅く、そして低濃度の
リンイオンを深くイオン注入し、アニールすると第２図
（ｂ）の如き不純物グロファイルを持つ。

Ｌｎスれも、シリコン基板１１の表面側は不純物濃度が
高濃度であル、深さ方向に進むにつれ、低濃度となる。

これは、いわゆるＬＤＤと同じ構造となる。ただし、Ｌ
ＤＤの場合、高濃度部、低を糖度部が横方向に形成され
るのに対し、本発明方法の場合、深さ方向に形成される
点が異なるだけである。従って、本発明方法による半導
体装置においてもＬＤＤ構造の場合と同様の効果が得ら
れ、ゲート部近傍の電界集中が緩和されるので、インパ
クトアイオニゼーシ、ンが低減され、ダート電流及び基
板電流を減少する。従って、素子の信頼性が向上する。

また、ショートチャネル効果及び／ｆンチスルーは非常
に軽減され、しかも製造工程は従来方法に比べ単純化さ
れる。

また、ｆ−上電極１９は埋め込み型でその周囲をダート
酸化膜１５で覆っているのでソース。

ドレイン領域２１．２２の横方向の広がシは力！（−か
らトランジスタの実効チャネル長はほぼダート長で決ま
）、従来のようなダート部下へのソース、ドレイン領域
の入シ込みが無くなシ、この点でもショートチャネル効
果が抑えられ、短チャネル長の素子の形成に極めて有効
となる。

また、本発明では従来のＬＤＤのような側壁形成や写真
蝕刻工程の増大を伴わずに従来のＬＤＤと同様の効果が
得られる。

第１図（ｋ）に本発明方法によシ製造されたｈＪＭｏＳ
トランソスタの電子の移動経路（を流と逆の流れ）を符
号３１〜３５で示す。ソース電極配線２５１　を接地し
、ドレイン電極配線２５２に５ｖを印加するものとする
。そして、図示しないダート電極配線に正の電圧を加え
てゆくと、チャネル領域に反転層が形成され、電子が流
れる。ソース領域２１は高濃度不純物の表面側のポテン
シャルが最も低いため、キャリアーである電子は表面を
流れる。この電子流を符号３１で示す。

ｙ−トａ榎１９に正の電圧を加えると、ダート電極１９
からの電界によシ、ゲート電極側のエネルギバンドが曲
り、深さ方向の各点では、ダート電極１９側が最もポテ
ンシャルが低くなる。従って、電子はｆ−１電極１９に
沿って矢印３２の如く下に潜シ、チャネル領域に達する
。

・チャネル領域では反転層が形成されているために、矢
印３３の如くダート電極１９の底面下をこの底面に沿っ
て真直ぐ進んだ後、ソース領域２１側と同様、ダート電
極１９に沿って矢印３４の如く上昇し、ドレイン領域２
２に達する。

そして、矢印３５の如くドレイン領域２２の表面に沿っ
て進み、ドレイン電極配線２５２へと流れてゆく。この
ように、本発明方法によシ製造された半導体装置におい
て、その電子の流れは通常のＩＶ１０Ｓトランジスタと
同様、シリコン基板１１の表面を流れることになる。

すた、ケ゛−ト電極１９とシリコン基板１ノとの間は薄
いダート酸化ＨｔＸ１５で仕切られているだけであるた
め、角部では電界集中により絶縁破壊が生じ易い。しか
し、本発明でｊｌ−”−上電極１９の側壁部にｓｉ３．
Ｎ４膜を形成してダート酸化膜１５との二層構造としで
あるため、その分絶縁膜厚が厚く保たれておシ、ケ°−
ト酸化膜１５の絶縁破壊を防いでいる。

また、第１図（４・）に示すようにダート電極１９は埋
め込まれた構造となっているので、素子は平坦化されて
いる。特忙素子の微細化によシ、コンタクトホールやア
ルミニウム配線を形成する際、そのエツチング用のマス
クとしてフォトレジストを写真蝕刻法によシバターニン
グするが、その際に段差があると微細加工が難しくなる
。しかし、本発明では完全に平坦化されるため、写真蝕
刻法によるレジストパターンは高精度に形成でき、従っ
て、微細加工を高精度に行える。

実施例２ 実施例１と同様の工程を経てシリコン基板１１上にレジ
ストパターン１２を形成した後、このレジスト／ぐター
ン１２をマスクＫ　ＣＦ４７４ｒ２がスでシリコン基板
１１を等方性エツチングした。

これによシリコン基板１１の表面にはレノストパターン
１２の開口部位置部分にレゾストパターン１２下側まで
伸びるＵ字状溝４１が形成された（第３図（ａ）図示〕
。

続いて（上記レジストパターン１２をマスクにＣ１２＋
ＣＦ４　ｆスでＲＩＥを行い、シリコン基板１１の前記
Ｕ字状溝４１下に深さ０．５μｍの溝１３を形成した。

次にレジストパターン１２をマスクに加速電圧４０　ｋ
ｅｙ、　　ドーズ量２Ｘ１０１鍮２の条件でホウ素をイ
オン注入し、閾値電圧制御用のチャネルイオン注入層１
４を形成した（第３図（ｂ１図示）。

次にレジストパターン１２を除去した後、９００℃の０
２雰囲気中で６０分間、熱酸化を行った。これによシリ
コン基板１１には溝４１゜１３内表面を含む全面に約２
００Ｘの膜厚のＣ−ト酸化膜１５が形成された（第３図
（ｃ）図示）。

次いで全面にゲート電極形成のための多結晶シリコン膜
を堆積した後、その上面に平坦化用のレゾスト膜を塗布
し、次にＲＩＥによシ平坦化用のレゾスト膜及び多結晶
シリコン膜をエツチング除去した。これによシ溝４１．
１３内にのみ多結晶シリコン膜が残シ、ダート１！極１
９が形成された（第３図（ｄ）図示）。その後は実施例
１の第１図（ｇ）以降で説明した工程と同様の工程を経
て半導体装置を完成させた。

この実施例２の製造工程によれば等方性エツチングによ
シゲート電極１９の上端周縁部は外方忙膨出する曲面を
呈しておル、従って、ソース、ドレイン領域２１．２２
の上面側の該曲面部隣接部は丸味を滞びるのでこの部分
での電界集中が緩和され、薄いダート酸化膜１５の絶縁
破壊を抑制できる。また、この方法によって得た半導体
装置も実施例１の場合と同様の効果が得られる。

尚、本発明は上記し、且つ、図面に示す実施例に限定す
ることなく、その要旨を変更しない範囲内で適宜変形し
て実施し得ることは勿論であル、例えば上記実施例では
ＮＭＯ８について説明したが、ｎ型半導体基板を用い、
ソース、ドレイン領域形成用の不純物イオンとしてホウ
素を用いればＰＭＯ８構造の半導体装置を実現すること
ができる。更Ｋまた、ウェルを形成し、ｍｓ。

ＰＭＯ８を形成すれば０ＭＯ８構造の半導体装置を形成
することもできる。また、上記実施例では、ｒ−ト絶縁
膜としてシリコン酸化膜（ｓｔｏ２膜）を用い、ｆ１１
壁形成物としてＳｉ３Ｎ４膜を用いたが、これらに限定
されることはなく、絶縁物であれば何でも良い。また、
ソース、ドレイン領域形成用の不６ｉ物としてリンを用
いたが、これは砒素でも良い他、また、ソース、ドレイ
ン用のイオン注入を２回以上に分けて行い、イオン種を
変えたシ、イオン注入条件を変えるなどして、任意の不
純物プロファイルが得られるようにしても良い。

〔発明の効果〕

以上詳述したように本発明によれば、ショートチャネル
効果及び−ンチスルーは大幅に軽減される他、製造工程
も単純でき、しかもＬＤＤ構造と同様の効果を得ること
ができ、素子の信頼性を向上させることができるなどの
効果を有する半導体の製造方法を提供することができる
。

【図面の簡単な説明】

第１図（ａｌ〜（０は本発明の実施例１を説明するため
の製造工程図、第２図（ａ）　、　（ｂ）は本発明方法
によるトランジスタのソース、ドレイン領域における不
純物プロファイルを示す図、第３図（ａ）〜（ｄ）は本
発明の実施例２を説明するための製造工程図である。 １ノ・・・Ｐ塁シリコンＭ板、１２・・・レジストパタ
ーン、１３．４１・・・溝、１４・・・チャネルイオン
注入層、１５・・・ｙ−ｈ酸化膜、１６　、１６’・・
・Ｓｉ３Ｎ４　ｇ、　Ｊ　ｙ・・・多結晶シリコン膜、
１８・・・平坦化用レノスト膜、１９・・・ｒ−トＷＨ
Ｆ、、２１゜２２・・・ソース、ドレイン領域。 出願人代理人　　弁理士　鈴　江　武　彦（ａ） 第３ ２図 （ｂ）

Claims (5)

【特許請求の範囲】
1. （１）第１導電型の半導体基板の素子領域に溝を形成す
   る工程と、この溝の底部に閾値制御用の不純物を注入す
   る工程と、全面に導電性膜を堆積させる工程と、前記溝
   部にのみ、導電性膜を残し、ゲート電極を形成する工程
   と、全面に第２導電型不純物をイオン注入し、活性化し
   て不純物プロファイルが前記溝底部まで伸るソース、ド
   レイン領域を形成する工程とを具備してなる半導体装置
   の製造方法。
2. （２）溝形成は反応性イオンエッチングにより行うこと
   を特徴とする特許請求の範囲第１項記載の半導体装置の
   製造方法。
3. （３）溝形成工程において、等方性エツチングを行った
   後に反応性イオンエッチングを行い、溝上側縁部に曲面
   部を形成したことを特徴とする特許請求の範囲第１項記
   載の半導体装置の製造方法。
4. （４）溝の内面にはゲート絶縁膜を形成したことを特徴
   とする特許請求の範囲第１項記載の半導体装置の製造方
   法。
5. （５）溝の側壁にはゲート絶縁膜上に絶縁膜を形成して
   絶縁膜厚を厚くしたことを特徴とする特許請求の範囲第
   １項記載の半導体装置の製造方法。