JPS63198357A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63198357A JPS63198357A JP3102187A JP3102187A JPS63198357A JP S63198357 A JPS63198357 A JP S63198357A JP 3102187 A JP3102187 A JP 3102187A JP 3102187 A JP3102187 A JP 3102187A JP S63198357 A JPS63198357 A JP S63198357A
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- JP
- Japan
- Prior art keywords
- layer
- contact
- opening
- titanium
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
半導体装置の高集積化にともないコンタクト抵抗が低く
、段差による断線を生じない電極配線技術が要求される
。
、段差による断線を生じない電極配線技術が要求される
。
従来の半導体装置は、素子領域を備えた半導体基板上に
眉間絶縁層が設けられ、前記素子領域上の前記層間絶縁
層にコンタクト用開口部が設けられ、前記開口部を含む
前記層間絶縁層上にコンタクト不良防止用のシリコンを
１〜２％含むアルミニウム膜をスパッタリング法で形成
し、前記アルミニウム膜を選択的にエツチングして前記
素子領域とコンタクトする電極配線を形成する。
眉間絶縁層が設けられ、前記素子領域上の前記層間絶縁
層にコンタクト用開口部が設けられ、前記開口部を含む
前記層間絶縁層上にコンタクト不良防止用のシリコンを
１〜２％含むアルミニウム膜をスパッタリング法で形成
し、前記アルミニウム膜を選択的にエツチングして前記
素子領域とコンタクトする電極配線を形成する。
上述した従来の半導体装置は、高集積化が進み、コンタ
クト用開口部が微細になると段差被覆性が悪くなり開口
部の段差で断線を生じ易くなる問題がある。また、アル
ミニウム配線に含まれたシリコンが熱処理後常温にもど
るときに余剰シリコンが粒子としてコンタクト部に析出
しコンタクト抵抗が増大する問題点がある。
クト用開口部が微細になると段差被覆性が悪くなり開口
部の段差で断線を生じ易くなる問題がある。また、アル
ミニウム配線に含まれたシリコンが熱処理後常温にもど
るときに余剰シリコンが粒子としてコンタクト部に析出
しコンタクト抵抗が増大する問題点がある。
本発明の目的は、コンタクト抵抗が低く、かつ開口部の
段差での断線を防止する配線を備えた半導体装置を提供
することにある。
段差での断線を防止する配線を備えた半導体装置を提供
することにある。
本発明の半導体装置は、半導体素子領域が形成されてい
る半導体基板上に形成した眉間絶縁層と、前記層間絶縁
層に設けた開口部の前記素子領域とコンタクトし前記開
口部のみに設けた多結晶シリコン層と、前記多結晶シリ
コン層の上に設けた高融点金属硅化物層と、前記高融点
金属硅化物層の表面に設けた障壁層と、前記障壁層とコ
ンタクトし前記層間絶縁層上に延在するように形成した
金属配線とを含んで構成される。
る半導体基板上に形成した眉間絶縁層と、前記層間絶縁
層に設けた開口部の前記素子領域とコンタクトし前記開
口部のみに設けた多結晶シリコン層と、前記多結晶シリ
コン層の上に設けた高融点金属硅化物層と、前記高融点
金属硅化物層の表面に設けた障壁層と、前記障壁層とコ
ンタクトし前記層間絶縁層上に延在するように形成した
金属配線とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、比抵抗１Ω・印のＰ
型シリコン基板１の一主表面に絶縁膜２を泗択的に設け
、絶縁Ｍ２をマスクとしてＰ型シリコン基板１の表面に
深さ約０．３μｍのＮ型拡散領域３を形成し、全面に膜
厚１μｍの眉間絶縁層４を形成する。次に、Ｎ型拡散領
域３上の層間絶縁層４に１μｍＸ１μｍのコンタクト用
開口部を設け、前記開口部を含む眉間絶縁層４の上にＣ
ＶＤ法により膜厚的０．６１Ｌｍのリンを含む多結晶シ
リコン層５を形成する。
型シリコン基板１の一主表面に絶縁膜２を泗択的に設け
、絶縁Ｍ２をマスクとしてＰ型シリコン基板１の表面に
深さ約０．３μｍのＮ型拡散領域３を形成し、全面に膜
厚１μｍの眉間絶縁層４を形成する。次に、Ｎ型拡散領
域３上の層間絶縁層４に１μｍＸ１μｍのコンタクト用
開口部を設け、前記開口部を含む眉間絶縁層４の上にＣ
ＶＤ法により膜厚的０．６１Ｌｍのリンを含む多結晶シ
リコン層５を形成する。
次に、第１図（ｂ）に示すように、異方性エツチング法
により前記開口部内にのみ多結晶シリコン層５を残して
層間絶縁層４上の多結晶シリコン層５を除去し、全面に
膜厚的０，０５μｍのチタニウム層６をスパッタリング
法で形成する。
により前記開口部内にのみ多結晶シリコン層５を残して
層間絶縁層４上の多結晶シリコン層５を除去し、全面に
膜厚的０，０５μｍのチタニウム層６をスパッタリング
法で形成する。
次に、第１図（ｃ）に示すように、６００℃の熱処理を
行い、前記開口部内の多結晶シリコン層５と接触してい
るチタニウム層６を反応させて硅化チタニウム層７を形
成し、未反応チタニウム層６をエツチングで除去する。
行い、前記開口部内の多結晶シリコン層５と接触してい
るチタニウム層６を反応させて硅化チタニウム層７を形
成し、未反応チタニウム層６をエツチングで除去する。
次に、第１図（ｄ）に示すように、９００℃のアンモニ
ア雰囲気中で熱処理を行い、硅化チタニウム層７の表面
に窒化チタニウム層８の障壁層を形成する。次に、窒化
チタニウム層８とコンタクトし眉間絶縁層４の上に延在
するシリコンを約１％含むアルミニウム配線９を選択的
に設ける。
ア雰囲気中で熱処理を行い、硅化チタニウム層７の表面
に窒化チタニウム層８の障壁層を形成する。次に、窒化
チタニウム層８とコンタクトし眉間絶縁層４の上に延在
するシリコンを約１％含むアルミニウム配線９を選択的
に設ける。
以上説明したように、本発明は半導体装置のコンタクト
用開口部内にＣＶＤ法で堆積した多結晶シリコン層を充
填し、かつ、多結晶シリコン層表面に高融点金属硅化物
層を設け、高融点金属硅化物層表面に障壁層を介して金
属配線を形成することにより、コンタクト部で電極配線
が断線することを防止し、かつ、コンタクト抵抗の小さ
い電極配線を備えた半導体装置が得られる効果がある。
用開口部内にＣＶＤ法で堆積した多結晶シリコン層を充
填し、かつ、多結晶シリコン層表面に高融点金属硅化物
層を設け、高融点金属硅化物層表面に障壁層を介して金
属配線を形成することにより、コンタクト部で電極配線
が断線することを防止し、かつ、コンタクト抵抗の小さ
い電極配線を備えた半導体装置が得られる効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・絶縁膜、３・・・
Ｎ型拡散領域、４・・・層間絶縁層、５・・・多結晶シ
リコン層、６・・・チタニウム層、７・・・硅化チタニ
ウム層、８・・・窒化チタニウム層、９・・・アルミニ
ウム配線。
めの工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・絶縁膜、３・・・
Ｎ型拡散領域、４・・・層間絶縁層、５・・・多結晶シ
リコン層、６・・・チタニウム層、７・・・硅化チタニ
ウム層、８・・・窒化チタニウム層、９・・・アルミニ
ウム配線。
Claims (1)
- 半導体素子領域が形成されている半導体基板上に形成し
た層間絶縁層と、前記層間絶縁層に設けた開口部の前記
素子領域とコンタクトし前記開口部のみに設けた多結晶
シリコン層と、前記多結晶シコン層の上に設けた高融点
金属硅化物層と、前記高融点金属硅化物層の表面に設け
た障壁層と、前記障壁層とコンタクトし前記層間絶縁層
上に延在するように形成した金属配線とを含むことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102187A JPS63198357A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102187A JPS63198357A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63198357A true JPS63198357A (ja) | 1988-08-17 |
Family
ID=12319864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102187A Pending JPS63198357A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63198357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283161A (ja) * | 1987-05-15 | 1988-11-21 | Toshiba Corp | 半導体装置とその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5365088A (en) * | 1976-11-22 | 1978-06-10 | Nec Corp | Semiconductor device |
| JPS5748249A (en) * | 1980-09-08 | 1982-03-19 | Nec Corp | Semiconductor device |
| JPS58222540A (ja) * | 1982-06-18 | 1983-12-24 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-02-13 JP JP3102187A patent/JPS63198357A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5365088A (en) * | 1976-11-22 | 1978-06-10 | Nec Corp | Semiconductor device |
| JPS5748249A (en) * | 1980-09-08 | 1982-03-19 | Nec Corp | Semiconductor device |
| JPS58222540A (ja) * | 1982-06-18 | 1983-12-24 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283161A (ja) * | 1987-05-15 | 1988-11-21 | Toshiba Corp | 半導体装置とその製造方法 |
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