JPS6320017B2 - - Google Patents
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- JPS6320017B2 JPS6320017B2 JP57180352A JP18035282A JPS6320017B2 JP S6320017 B2 JPS6320017 B2 JP S6320017B2 JP 57180352 A JP57180352 A JP 57180352A JP 18035282 A JP18035282 A JP 18035282A JP S6320017 B2 JPS6320017 B2 JP S6320017B2
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- wafer
- isolation region
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- H10W10/01—Manufacture or treatment
- H10W10/021—Manufacture or treatment of air gaps
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P90/19—Preparing inhomogeneous wafers
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- H10P90/1906—Preparing SOI wafers
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
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- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は、素子の底面を空気又は誘電体で分離
する底面絶縁体分離集積回路（IC）の製造方法
に関するものである。
する底面絶縁体分離集積回路（IC）の製造方法
に関するものである。
絶縁体分離法によれば、寄生容量が少なく、回
り込み電流等の寄生効果もほとんどない高性能な
集積回路を得ることが出来る。現在実用化される
絶縁体分離法による集積回路の製造方法を第１図
を参照して説明すると、まず、第１図Ａに示すよ
うにｎ型シリコン基板１にエツチングにより凹部
２を形成し、これ等の表面に誘電体分離のための
SiO2膜３を形成する。次に、第１図Ｂに示す如
く、モノシランガスの熱分解法等によりSiO2膜
３上に厚い多結晶シリコン層４を形成する。次
に、第１図Ｂの線５で示す部分より下側をラツピ
ングにより除去することにより、第１図Ｃに示す
如く、多結晶シリコン層４を基板としてSiO2膜
２で島状に分離されたｎ形単結晶シリコン領域１
ａを形成する。しかる後に、島状シリコン領域１
ａに回路素子を形成し、集積回路チツプを完成さ
せる。これにより、比較的高性能な集積回路を得
ることが出来る。しかし、多結晶シリコン層４を
例えば200μｍ程度と厚く形成しなければならな
いこと、又工程が複雑であること等のために集積
回路のコストアツプが避けられない。またパワー
トランジスタのような電力用素子を作り込むこと
も困難であつた。
り込み電流等の寄生効果もほとんどない高性能な
集積回路を得ることが出来る。現在実用化される
絶縁体分離法による集積回路の製造方法を第１図
を参照して説明すると、まず、第１図Ａに示すよ
うにｎ型シリコン基板１にエツチングにより凹部
２を形成し、これ等の表面に誘電体分離のための
SiO2膜３を形成する。次に、第１図Ｂに示す如
く、モノシランガスの熱分解法等によりSiO2膜
３上に厚い多結晶シリコン層４を形成する。次
に、第１図Ｂの線５で示す部分より下側をラツピ
ングにより除去することにより、第１図Ｃに示す
如く、多結晶シリコン層４を基板としてSiO2膜
２で島状に分離されたｎ形単結晶シリコン領域１
ａを形成する。しかる後に、島状シリコン領域１
ａに回路素子を形成し、集積回路チツプを完成さ
せる。これにより、比較的高性能な集積回路を得
ることが出来る。しかし、多結晶シリコン層４を
例えば200μｍ程度と厚く形成しなければならな
いこと、又工程が複雑であること等のために集積
回路のコストアツプが避けられない。またパワー
トランジスタのような電力用素子を作り込むこと
も困難であつた。
そこで、本発明の目的は、分離領域を比較的容
易に形成することが可能な底面絶縁体分離集積回
路の製造方法を提供することにある。
易に形成することが可能な底面絶縁体分離集積回
路の製造方法を提供することにある。
上記目的を達成するための本発明は、素子形成
用島状領域の側面を包囲する形状を有すると共に
半導体ウエハの表面から裏面に向つて前記ウエハ
の厚さの1/2未満の深さを有するように素子間分
離領域を形成する工程と、前記素子間分離領域を
形成した後又は前又は前後に前記島状領域及び前
記素子間分離領域の外側領域に回路素子を夫々形
成する工程と、前記素子間分離領域の外側領域に
対応する部分に枠状補強部分を残存させるように
して前記ウエハの裏面から前記素子間分離領域に
達する凹部を形成し、前記凹部によつて前記島状
領域の底面を絶縁体分離する工程と、を具備して
いることを特徴とする底面絶縁体分離集積回路の
製造方法に係わるものである。
用島状領域の側面を包囲する形状を有すると共に
半導体ウエハの表面から裏面に向つて前記ウエハ
の厚さの1/2未満の深さを有するように素子間分
離領域を形成する工程と、前記素子間分離領域を
形成した後又は前又は前後に前記島状領域及び前
記素子間分離領域の外側領域に回路素子を夫々形
成する工程と、前記素子間分離領域の外側領域に
対応する部分に枠状補強部分を残存させるように
して前記ウエハの裏面から前記素子間分離領域に
達する凹部を形成し、前記凹部によつて前記島状
領域の底面を絶縁体分離する工程と、を具備して
いることを特徴とする底面絶縁体分離集積回路の
製造方法に係わるものである。
上記本発明によれば次の作用効果が得られる。
(イ) ウエハの裏面側から島状領域の側面の素子間
分離領域に至る凹部を形成し、この凹部によつ
て素子の底面を絶縁体分離するので、底面絶縁
体分離の集積回路を容易且つ低コストに製造す
ることが可能になる。
分離領域に至る凹部を形成し、この凹部によつ
て素子の底面を絶縁体分離するので、底面絶縁
体分離の集積回路を容易且つ低コストに製造す
ることが可能になる。
(ロ) 凹部を囲むように枠状補強部分を残存させる
ので、集積回路チツプの機械的強度の低下を防
止することが出来る。
ので、集積回路チツプの機械的強度の低下を防
止することが出来る。
(ハ) 凹部を囲む外側領域の底面は絶縁体分離され
ないので、裏面側に電極を形成することが可能
になる。
ないので、裏面側に電極を形成することが可能
になる。
次に、図面を参照して本発明の実施例について
述べる。
述べる。
実施例 １
（第２図Ａ〜Ｈ、第３図）
第２図及び第３図はパワートランジスタとダイ
オードと抵抗と小信号トランジスタとを含む集積
回路（IC）の製造方法を概略的に示すものであ
る。この実施例１に於いては、まず、第２図Ａに
示す如く、厚さ約250μｍのn+型シリコン基板６
の上に厚さ約20μｍのｎ型シリコン層７をエピタ
キシヤル成長させたシリコンウエハ８を用意す
る。
オードと抵抗と小信号トランジスタとを含む集積
回路（IC）の製造方法を概略的に示すものであ
る。この実施例１に於いては、まず、第２図Ａに
示す如く、厚さ約250μｍのn+型シリコン基板６
の上に厚さ約20μｍのｎ型シリコン層７をエピタ
キシヤル成長させたシリコンウエハ８を用意す
る。
次に、第２図Ｂに示すように、素子間分離領域
を形成すべき所に、ウエハ８の表面８ａから裏面
８ｂの方向に延びてn+型シリコン基板６に達す
る溝９を例えば硝弗酸系エツチング液を用いたエ
ツチングにより形成する。
を形成すべき所に、ウエハ８の表面８ａから裏面
８ｂの方向に延びてn+型シリコン基板６に達す
る溝９を例えば硝弗酸系エツチング液を用いたエ
ツチングにより形成する。
次に、第２図Ｃに示す如く、溝９の表面を酸化
してSiO2膜１０を形成し、更にモノシランの熱
分解により多結晶シリコン１１を成長させて溝９
を埋める。なおSiO2膜１０および多結晶シリコ
ン１１は溝９面以外のウエハ表面にも形成される
が、これらはラツピング処理で除去している。こ
の結果、SiO2膜１０と多結晶シリコン１１とか
ら成る側面の素子間分離領域１２が形成され、こ
れにより側面が分離されたｎ型シリコンの島状領
域１３，１４，１５が生じ、またこれ等の島状領
域１３，１４，１５から分離されたｎ型シリコン
の外側領域１６が生じる。
してSiO2膜１０を形成し、更にモノシランの熱
分解により多結晶シリコン１１を成長させて溝９
を埋める。なおSiO2膜１０および多結晶シリコ
ン１１は溝９面以外のウエハ表面にも形成される
が、これらはラツピング処理で除去している。こ
の結果、SiO2膜１０と多結晶シリコン１１とか
ら成る側面の素子間分離領域１２が形成され、こ
れにより側面が分離されたｎ型シリコンの島状領
域１３，１４，１５が生じ、またこれ等の島状領
域１３，１４，１５から分離されたｎ型シリコン
の外側領域１６が生じる。
次に、第２図Ｄに示す如く、硼素拡散により４
つのｐ型領域１７，１８，１９，２０を形成し、
また燐拡散により４つのn+型領域２１，２２，
２３，２４を形成する。これにより、島状領域１
３，１４，１５に小信号の回路素子としてのダイ
オード、抵抗、小信号トランジスタが夫々形成さ
れ、また外側領域１６の一部に回路素子としてパ
ワートランジスタが形成される。なお、ウエハ表
面には選択拡散のマスクとして使用するSiO2膜
が実際には形成されているが、図面ではこれが省
略されている。
つのｐ型領域１７，１８，１９，２０を形成し、
また燐拡散により４つのn+型領域２１，２２，
２３，２４を形成する。これにより、島状領域１
３，１４，１５に小信号の回路素子としてのダイ
オード、抵抗、小信号トランジスタが夫々形成さ
れ、また外側領域１６の一部に回路素子としてパ
ワートランジスタが形成される。なお、ウエハ表
面には選択拡散のマスクとして使用するSiO2膜
が実際には形成されているが、図面ではこれが省
略されている。
次に、第２図Ｅに示す如く、ウエハ表面の
SiO2膜２５に開口を設け、アルミニウムを蒸着
し、各素子の電極２６及び配線を形成する。また
ウエハ８の裏面８ｂにも電極２７を形成する。な
お、各回路素子間の接続配線は、図面で省略され
ている。
SiO2膜２５に開口を設け、アルミニウムを蒸着
し、各素子の電極２６及び配線を形成する。また
ウエハ８の裏面８ｂにも電極２７を形成する。な
お、各回路素子間の接続配線は、図面で省略され
ている。
次に、第２図Ｆに示す如く、外部リード接続用
電極２６ａ，２６ｂの部分を除いて、ウエハ８の
表面上に厚さ約20μｍのポリイミド樹脂層２８を
形成する。この樹脂層２８は、以後の製造工程中
のウエハ８および完成したICチツプを機械的に
補強する役割を果している。なお、この樹脂層２
８の代りにガラスなどの他の絶縁層を設けてもよ
い。ただし、塗布法により形成するガラス層のよ
うな比較的高温（約700℃）の熱処理を必要とす
る絶縁層を形成するときは、その前に融点が比較
的低いアルミニウムの電極及び配線を形成してお
く訳にはいかないので、高融点のモリブデンや多
結晶シリコンで電極および配線を形成する必要が
ある。アルミニウムの電極および配線とする場合
は、ガラス層形成後に、ガラス膜を開孔してアル
ミニウムの電極および配線を形成すればよい。
電極２６ａ，２６ｂの部分を除いて、ウエハ８の
表面上に厚さ約20μｍのポリイミド樹脂層２８を
形成する。この樹脂層２８は、以後の製造工程中
のウエハ８および完成したICチツプを機械的に
補強する役割を果している。なお、この樹脂層２
８の代りにガラスなどの他の絶縁層を設けてもよ
い。ただし、塗布法により形成するガラス層のよ
うな比較的高温（約700℃）の熱処理を必要とす
る絶縁層を形成するときは、その前に融点が比較
的低いアルミニウムの電極及び配線を形成してお
く訳にはいかないので、高融点のモリブデンや多
結晶シリコンで電極および配線を形成する必要が
ある。アルミニウムの電極および配線とする場合
は、ガラス層形成後に、ガラス膜を開孔してアル
ミニウムの電極および配線を形成すればよい。
次に、第２図Ｇに示す如く、ウエハ裏面８ｂの
側から電極２７及びn+型シリコン基板６をエツ
チングして、溝９の底部即ち素子間分離領域１２
に達する凹部２９を形成する。この凹部２９は、
ICを構成する回路素子即ち島状領域１３，１４，
１５の底面絶縁体分離を行うためのものであり、
第３図の縮小平面図から明らかなように、各島状
領域１３，１４，１５の下部を全部除去するよう
に形成されている。また、凹部２９を設けること
によるICチツプ３３の強度の低下を防ぐために、
凹部２９の囲りに枠状補強部分３０が残存されて
いる。このため、外側領域１６に形成されたパワ
ートランジスタのコレクタ電極２７はウエハ８の
裏面に設けられることが可能である。この凹部２
９を形成するためのエツチングは２段陥で行う。
即ち第１段階として、例えば硝酸：弗酸：酢酸＝
５：３：３の通常の硝弗酸系エツチング液でn+
型シリコン基板６をエツチングし、第２図Ｇで点
線３１で示すようにエツチング前面がｎ型シリコ
ン層７に達する少し前でこのエツチングを終了さ
せる。しかる後、第２段階として比抵抗選択性の
エツチングを行う。この比抵抗選択性のエツチン
グとは、比抵抗が0.1Ω−cm程度より高くなると
エツチング速度が極端に低下することを利用した
エツチングであり、例えば酢酸の量を硝酸と弗酸
を合計した容積の２倍以上とした例えば硝酸：弗
酸：酢酸＝３：１：８の硝弗酸系エツチング液を
用いることによつて達成し得る。このように、２
段階にエツチングすれば、精密な制御を行わなく
ても所望のエツチング深さを容易に得ることが出
来る。即ちｎ型シリコン層７が不所望にエツチン
グされたり、n+型シリコン基板６が残存して底
面絶縁体分離が不完全になつたりすることを阻止
したエツチングが可能になる。なお、比抵抗選択
性エツチングの効果を十分に出すには、低抵抗部
分の比抵抗が0.03Ω−cmより低いことが望まし
い。このため、この例ではｎ型シリコン層７の比
抵抗は約10Ω−cm、n+型シリコン基板６の比抵
抗は約0.03Ω−cmである。この凹部２９を形成す
るために、勿論、第１及び第２の段階を通して比
抵抗選択性エツチングを行つてもよいし、比抵抗
選択性エツチングを利用しなくともよい。しか
し、前者の場合、比抵抗選択性エツチングではエ
ツチングを開始すると徐々に比抵抗選択性が低下
してくることを考えると、エツチング液の交換を
ひんぱんに行う必要がでてくるので得策ではな
い。後者の場合はエツチング深さの制御が微妙に
なり、工程管理を厳密に行う必要がある。従つて
この例のようにn+型シリコン基板６だけをエツ
チングすればよい場合はエツチングの最終段階の
みに比抵抗選択性エツチングを行うのが合理的で
ある。
側から電極２７及びn+型シリコン基板６をエツ
チングして、溝９の底部即ち素子間分離領域１２
に達する凹部２９を形成する。この凹部２９は、
ICを構成する回路素子即ち島状領域１３，１４，
１５の底面絶縁体分離を行うためのものであり、
第３図の縮小平面図から明らかなように、各島状
領域１３，１４，１５の下部を全部除去するよう
に形成されている。また、凹部２９を設けること
によるICチツプ３３の強度の低下を防ぐために、
凹部２９の囲りに枠状補強部分３０が残存されて
いる。このため、外側領域１６に形成されたパワ
ートランジスタのコレクタ電極２７はウエハ８の
裏面に設けられることが可能である。この凹部２
９を形成するためのエツチングは２段陥で行う。
即ち第１段階として、例えば硝酸：弗酸：酢酸＝
５：３：３の通常の硝弗酸系エツチング液でn+
型シリコン基板６をエツチングし、第２図Ｇで点
線３１で示すようにエツチング前面がｎ型シリコ
ン層７に達する少し前でこのエツチングを終了さ
せる。しかる後、第２段階として比抵抗選択性の
エツチングを行う。この比抵抗選択性のエツチン
グとは、比抵抗が0.1Ω−cm程度より高くなると
エツチング速度が極端に低下することを利用した
エツチングであり、例えば酢酸の量を硝酸と弗酸
を合計した容積の２倍以上とした例えば硝酸：弗
酸：酢酸＝３：１：８の硝弗酸系エツチング液を
用いることによつて達成し得る。このように、２
段階にエツチングすれば、精密な制御を行わなく
ても所望のエツチング深さを容易に得ることが出
来る。即ちｎ型シリコン層７が不所望にエツチン
グされたり、n+型シリコン基板６が残存して底
面絶縁体分離が不完全になつたりすることを阻止
したエツチングが可能になる。なお、比抵抗選択
性エツチングの効果を十分に出すには、低抵抗部
分の比抵抗が0.03Ω−cmより低いことが望まし
い。このため、この例ではｎ型シリコン層７の比
抵抗は約10Ω−cm、n+型シリコン基板６の比抵
抗は約0.03Ω−cmである。この凹部２９を形成す
るために、勿論、第１及び第２の段階を通して比
抵抗選択性エツチングを行つてもよいし、比抵抗
選択性エツチングを利用しなくともよい。しか
し、前者の場合、比抵抗選択性エツチングではエ
ツチングを開始すると徐々に比抵抗選択性が低下
してくることを考えると、エツチング液の交換を
ひんぱんに行う必要がでてくるので得策ではな
い。後者の場合はエツチング深さの制御が微妙に
なり、工程管理を厳密に行う必要がある。従つて
この例のようにn+型シリコン基板６だけをエツ
チングすればよい場合はエツチングの最終段階の
みに比抵抗選択性エツチングを行うのが合理的で
ある。
次に、第２図Ｇの鎖線３２の箇所をレーザース
クライビング、ソーダイシング等の方法により切
断し、ウエハ８を第２図Ｈに示すような１個１個
のICチツプに分離して、側面誘電体分離・底面
空気絶縁分離のICチツプ３３を完成させる。
クライビング、ソーダイシング等の方法により切
断し、ウエハ８を第２図Ｈに示すような１個１個
のICチツプに分離して、側面誘電体分離・底面
空気絶縁分離のICチツプ３３を完成させる。
上述から明らかなように、本実施例によつて次
の効果が得られる。
の効果が得られる。
(a) ウエハ８の表面８ａ側から島状領域１３，１
４，１５の側面の素子間分離領域１２を形成
し、しかる後、裏面８ｂに素子間分離領域１２
に至る凹部２９を形成することに基づいて、素
子の完全分離を達成するので、底面絶縁体分離
の集積回路を容易且つ低コストに製造すること
が出来る。
４，１５の側面の素子間分離領域１２を形成
し、しかる後、裏面８ｂに素子間分離領域１２
に至る凹部２９を形成することに基づいて、素
子の完全分離を達成するので、底面絶縁体分離
の集積回路を容易且つ低コストに製造すること
が出来る。
(b) 枠状補強部分３０が残存するように凹部２９
を形成するので、機械的強度の低下を防止する
ことが出来る。
を形成するので、機械的強度の低下を防止する
ことが出来る。
(c) 外側領域１６の裏面にはほとんど凹部２９を
設けないので、この裏面にコレクタ電極２７を
設けることが可能になり、特性の良いパワート
ランジスタを得ることが出来る。要するに電力
用回路素子と小信号用回路素子との組み合IC
を容易に得ることが可能になる。
設けないので、この裏面にコレクタ電極２７を
設けることが可能になり、特性の良いパワート
ランジスタを得ることが出来る。要するに電力
用回路素子と小信号用回路素子との組み合IC
を容易に得ることが可能になる。
(d) 凹部２９が設けられていない外側領域１６の
上に外部接続用の電極２６ａ，２６ｂを設ける
ので、外部接続工程等でチツプが損傷する恐れ
が少ない。
上に外部接続用の電極２６ａ，２６ｂを設ける
ので、外部接続工程等でチツプが損傷する恐れ
が少ない。
(e) 表面８ａ上に樹脂層２８を設けた後に凹部２
９を形成するので、樹脂層２８が補強材として
機能し、ウエハ８又はICチツプ３３の損傷が
少なくなる。
９を形成するので、樹脂層２８が補強材として
機能し、ウエハ８又はICチツプ３３の損傷が
少なくなる。
(f) ２段階エツチングを行い、更に比抵抗選択性
のエツチングを行うので、所定部分のエツチン
グを容易且つ正確に行うことが出来る。
のエツチングを行うので、所定部分のエツチン
グを容易且つ正確に行うことが出来る。
実施例 ２
（第４図Ａ〜Ｈ及び第５図）
実施例２のICの製造方法を示す第４図及び第
５図に於いて符号６〜３３で示す部分は第２図及
び第３図で同一符号で示す部分と実質的に同じで
あるので、その説明を省略する。この実施例２に
於いては、まず第４図Ａに示すウエハ８を用意
し、次に、第４図Ｂに示す如く分離用の溝９をｎ
型シリコン層７に形成する。なお、溝９の形成方
法は第２図と実質的に同じであるが、その位置の
みが異なつている。即ち、島状領域１３，１４，
１５が第５図に示す如くICチツプ３３のほぼ中
央に位置するように溝９が位置決めされている。
５図に於いて符号６〜３３で示す部分は第２図及
び第３図で同一符号で示す部分と実質的に同じで
あるので、その説明を省略する。この実施例２に
於いては、まず第４図Ａに示すウエハ８を用意
し、次に、第４図Ｂに示す如く分離用の溝９をｎ
型シリコン層７に形成する。なお、溝９の形成方
法は第２図と実質的に同じであるが、その位置の
みが異なつている。即ち、島状領域１３，１４，
１５が第５図に示す如くICチツプ３３のほぼ中
央に位置するように溝９が位置決めされている。
次に、第４図Ｃに示す如く、SiO2膜１０及び
多結晶シリコン１１を第２図Ｃと同様に形成す
る。
多結晶シリコン１１を第２図Ｃと同様に形成す
る。
次に、第４図Ｄに示す如く４つのｐ型領域１７
〜２０と、４つのｎ型領域２１〜２４とを第２図
Ｄと同様に形成する。但し、外部領域１６に設け
るパワートランジスタは、第５図で鎖線３４で説
明的に示すように島状領域１３，１４，１５を囲
むように配す。即ち、ベースとなるｐ型領域２０
及びエミツタとなるn+型領域２４を環状に形成
する。
〜２０と、４つのｎ型領域２１〜２４とを第２図
Ｄと同様に形成する。但し、外部領域１６に設け
るパワートランジスタは、第５図で鎖線３４で説
明的に示すように島状領域１３，１４，１５を囲
むように配す。即ち、ベースとなるｐ型領域２０
及びエミツタとなるn+型領域２４を環状に形成
する。
次に、実施例１と同様な方法で第４図Ｅに示す
如く、凹部２９を形成する。
如く、凹部２９を形成する。
次に、第４図Ｆに示す如く、シリコン粉末を50
〜90％混入して熱膨張係数をシリコンに近似させ
たガラスからなる絶縁物３５を凹部２９に充填す
る。この絶縁物３５はウエハ８及び完成したIC
チツプの機械的補強の役割を果すと共に、底面誘
電体分離層としても働く。なお、この実施例２で
はガラス絶縁物３５を凹部３９が完全に埋まるよ
うに充填しているが、溝９に接する凹部２９の底
面側に膜状に形成してもよい。また、ガラス以外
の絶縁物、例えばポリイミド樹脂やシリコンラバ
ーとしてもよい。
〜90％混入して熱膨張係数をシリコンに近似させ
たガラスからなる絶縁物３５を凹部２９に充填す
る。この絶縁物３５はウエハ８及び完成したIC
チツプの機械的補強の役割を果すと共に、底面誘
電体分離層としても働く。なお、この実施例２で
はガラス絶縁物３５を凹部３９が完全に埋まるよ
うに充填しているが、溝９に接する凹部２９の底
面側に膜状に形成してもよい。また、ガラス以外
の絶縁物、例えばポリイミド樹脂やシリコンラバ
ーとしてもよい。
次に、実施例１と同様な方法で第４図Ｇに示す
如く電極２６，２７を形成し、多層配線を行うた
めのポリイミド樹脂層２８を設け、この樹脂層２
８の上に外部接続用電極２６ａ，２６ｂを設け
る。
如く電極２６，２７を形成し、多層配線を行うた
めのポリイミド樹脂層２８を設け、この樹脂層２
８の上に外部接続用電極２６ａ，２６ｂを設け
る。
次に、実施例１と同様な方法でウエハ８の鎖線
３２の位置を切断し、第４図Ｈに示す側面及び底
面誘電体分離のICチツプ３３を完成させる。
３２の位置を切断し、第４図Ｈに示す側面及び底
面誘電体分離のICチツプ３３を完成させる。
この実施例２によれば、実施例１と同様な効果
が得られる他に、外側領域１６の大部分がパワー
トランジスタに利用されているので、チツプの面
積利用率が良くなるという効果が得られる。また
枠状補強部分３０がチツプ３３の全周にほゞ均一
に設けられるので、凹部２９による機械的強度の
低下が少ない。また、絶縁物３５を凹部２９に埋
め込むので、機械的強度が向上する。
が得られる他に、外側領域１６の大部分がパワー
トランジスタに利用されているので、チツプの面
積利用率が良くなるという効果が得られる。また
枠状補強部分３０がチツプ３３の全周にほゞ均一
に設けられるので、凹部２９による機械的強度の
低下が少ない。また、絶縁物３５を凹部２９に埋
め込むので、機械的強度が向上する。
実施例 ３
（第６図Ａ〜Ｆ）
実施例３のICの製造方法を示す第６図に於い
て符号８，１２〜２７，２９，３０，３２，３５
で示すものは第２図〜第５図で同一符号で示すも
のと実質的に同一であるので、その説明を省略す
る。この実施例３ではｎ型シリコン基板を用意
し、これに燐の高濃度、長時間拡散を行うことに
より、第６図Ａに示すn+型層６ａとｎ型層７ａ
とを有するウエハ８を形成する。なお、ｎ型層７
ａの厚さは約60μｍ、この比抵抗は約10Ω・cm、
n+型層６ａの厚さは約120μｍ、平均比抵抗は約
0.01Ω・cmである。
て符号８，１２〜２７，２９，３０，３２，３５
で示すものは第２図〜第５図で同一符号で示すも
のと実質的に同一であるので、その説明を省略す
る。この実施例３ではｎ型シリコン基板を用意
し、これに燐の高濃度、長時間拡散を行うことに
より、第６図Ａに示すn+型層６ａとｎ型層７ａ
とを有するウエハ８を形成する。なお、ｎ型層７
ａの厚さは約60μｍ、この比抵抗は約10Ω・cm、
n+型層６ａの厚さは約120μｍ、平均比抵抗は約
0.01Ω・cmである。
次に、ｎ型層７ａの表面から硼素を拡散して深
さ約35μｍのｐ型シリコンからなる分離領域１２
を形成し、島状領域１３，１４，１５、及び外側
領域１６を設ける。この際、ｐ型の分離領域１２
をn+型層６ａに達するように形成してもよいが、
深くすればそれだけｐ型分離領域１２の横幅が拡
がつてICチツプの面積利用率が悪くなる。
さ約35μｍのｐ型シリコンからなる分離領域１２
を形成し、島状領域１３，１４，１５、及び外側
領域１６を設ける。この際、ｐ型の分離領域１２
をn+型層６ａに達するように形成してもよいが、
深くすればそれだけｐ型分離領域１２の横幅が拡
がつてICチツプの面積利用率が悪くなる。
次に、第６図Ｃに示す如く、硼素拡散で４つの
ｐ型領域１７，１８，１９，２０を形成し且つ燐
拡散で４つのn+型領域２１，２２，２３，２４
を形成し、所望回路素子を各領域１３，１４，１
５，１６に夫々設ける。
ｐ型領域１７，１８，１９，２０を形成し且つ燐
拡散で４つのn+型領域２１，２２，２３，２４
を形成し、所望回路素子を各領域１３，１４，１
５，１６に夫々設ける。
次に、第６図に示す如く、３段階エツチング法
によつてウエハ裏面８ｂからn+型層６ａ及びｎ
型層７ａをエツチングして、ｐ型分離領域１２の
底部に達する凹部２９を形成する。この３段階エ
ツチングに於ける第１段階のエツチングは、第２
図Ｇに於ける第１段階と同様にｎ型層７ａの少し
前の点線３１ａで示す位置で終了させる。第２段
階のエツチングも第２図Ｇの第２段階と同様であ
り、比抵抗選択性エツチングによりn+型層６ａ
をほぼ完全にエツチオフする。即ち点線３１ｂの
位置までエツチングする。第３段階のエツチング
では、ｐ型分離領域１２に達するように、ｎ型層
７ａに対して比較的ゆるやかに反応する硝酸：弗
酸：酢酸＝10：１：０のエツチング液により、エ
ツチング深さの過不足がないように注意深くエツ
チングする。この凹部２９を形成する際、比抵抗
選択エツチング法を採用せずに、１段階のエツチ
ング法を採用することが可能であるが、エツチン
グ深さのバラツキが大きくなる。
によつてウエハ裏面８ｂからn+型層６ａ及びｎ
型層７ａをエツチングして、ｐ型分離領域１２の
底部に達する凹部２９を形成する。この３段階エ
ツチングに於ける第１段階のエツチングは、第２
図Ｇに於ける第１段階と同様にｎ型層７ａの少し
前の点線３１ａで示す位置で終了させる。第２段
階のエツチングも第２図Ｇの第２段階と同様であ
り、比抵抗選択性エツチングによりn+型層６ａ
をほぼ完全にエツチオフする。即ち点線３１ｂの
位置までエツチングする。第３段階のエツチング
では、ｐ型分離領域１２に達するように、ｎ型層
７ａに対して比較的ゆるやかに反応する硝酸：弗
酸：酢酸＝10：１：０のエツチング液により、エ
ツチング深さの過不足がないように注意深くエツ
チングする。この凹部２９を形成する際、比抵抗
選択エツチング法を採用せずに、１段階のエツチ
ング法を採用することが可能であるが、エツチン
グ深さのバラツキが大きくなる。
次に、第６図Ｅに示す如く、第４図Ｆと同様な
ガラス絶縁物３５を凹部２９に埋め込む。
ガラス絶縁物３５を凹部２９に埋め込む。
次に、実施例１と同様な方法で第６図Ｆに示す
如く、電極２６，２７を形成し、鎖線３２で切断
して側面pn接合分離・底面誘電体分離のICチツ
プを完成させる。
如く、電極２６，２７を形成し、鎖線３２で切断
して側面pn接合分離・底面誘電体分離のICチツ
プを完成させる。
この実施例３によれば、島状領域１３，１４，
１５の側面を比較的簡単に形成することが可能な
pn接合分離領域１２で分離しているので、コス
トの低減が可能である。なお、pn接合分離の性
能は絶縁体分離より悪いが、寄生効果による性能
の低下は底面分離に主として依存するので、実施
例３の側面pn接合分離・底面誘電体分離構造と
しても、側面底面とも絶縁体分離としたICチツ
プに匹適する性能を発揮する。
１５の側面を比較的簡単に形成することが可能な
pn接合分離領域１２で分離しているので、コス
トの低減が可能である。なお、pn接合分離の性
能は絶縁体分離より悪いが、寄生効果による性能
の低下は底面分離に主として依存するので、実施
例３の側面pn接合分離・底面誘電体分離構造と
しても、側面底面とも絶縁体分離としたICチツ
プに匹適する性能を発揮する。
また、この実施例ではエピタキシヤルウエハを
使用しないので、コストを大幅に低減することが
出来る。
使用しないので、コストを大幅に低減することが
出来る。
また、第６図Ｆから明らかなように、n+型領
域２４上のエミツタ電極、ｐ型領域２０上のベー
ス電極が外部接続用電極となつているので、コス
トの低減が可能である。なお、勿論、実施例１と
同様な効果も得ることが出来る。
域２４上のエミツタ電極、ｐ型領域２０上のベー
ス電極が外部接続用電極となつているので、コス
トの低減が可能である。なお、勿論、実施例１と
同様な効果も得ることが出来る。
以上、本発明の実施例について述べたが、本発
明は上述の実施例に限定されるものでなく、更に
変形可能なものである。例えば、第２図のICチ
ツプ３３に於いても凹部２９に実施例２と同様な
絶縁物又はポリイミド樹脂等を充填してもよい。
また第４図及び第６図のICチツプに於いて、凹
部２９に絶縁物３５を充填せずに、空気分離とし
てもよい。また、小信号回路素子を形成するため
の島状領域１３，１４，１５を分散配置する場合
には、これに対応して凹部２９を複数としてもよ
い。また、第２図及び第４図のICチツプに於い
ても分離領域１２をpn接合分離領域としてもよ
い。また、外部領域１６に共通のコレクタ構成の
複数のトランジスタを設けてもよい。
明は上述の実施例に限定されるものでなく、更に
変形可能なものである。例えば、第２図のICチ
ツプ３３に於いても凹部２９に実施例２と同様な
絶縁物又はポリイミド樹脂等を充填してもよい。
また第４図及び第６図のICチツプに於いて、凹
部２９に絶縁物３５を充填せずに、空気分離とし
てもよい。また、小信号回路素子を形成するため
の島状領域１３，１４，１５を分散配置する場合
には、これに対応して凹部２９を複数としてもよ
い。また、第２図及び第４図のICチツプに於い
ても分離領域１２をpn接合分離領域としてもよ
い。また、外部領域１６に共通のコレクタ構成の
複数のトランジスタを設けてもよい。
第１図Ａ〜Ｃは従来のICの製造方法を工程順
に概略的に示す断面図、第２図Ａ〜Ｈは本発明の
実施例１のICの製造方法を工程順に概略的に示
す断面図、第３図は第２図ＨのICチツプに於け
る分離領域と凹部とパワートランジスタ形成領域
との関係を説明的に示す平面図、第４図Ａ〜Ｈは
本発明の実施例２のICの製造方法を概略的に示
す断面図、第５図は第４図ＨのICチツプに於け
る分離領域と凹部とパワートランジスタ形成領域
との関係を示す説明的平面図、第６図Ａ〜Ｆは本
発明の実施例３のICの製造方法を工程順に示す
断面図である。 尚図面に用いられている符号に於いて、８はウ
エハ、８ａはウエハの表面、８ｂはウエハの裏
面、１２は素子間分離領域、１３，１４，１５は
島状領域、１６は外側領域、２９は凹部、３０は
枠状補強部分である。
に概略的に示す断面図、第２図Ａ〜Ｈは本発明の
実施例１のICの製造方法を工程順に概略的に示
す断面図、第３図は第２図ＨのICチツプに於け
る分離領域と凹部とパワートランジスタ形成領域
との関係を説明的に示す平面図、第４図Ａ〜Ｈは
本発明の実施例２のICの製造方法を概略的に示
す断面図、第５図は第４図ＨのICチツプに於け
る分離領域と凹部とパワートランジスタ形成領域
との関係を示す説明的平面図、第６図Ａ〜Ｆは本
発明の実施例３のICの製造方法を工程順に示す
断面図である。 尚図面に用いられている符号に於いて、８はウ
エハ、８ａはウエハの表面、８ｂはウエハの裏
面、１２は素子間分離領域、１３，１４，１５は
島状領域、１６は外側領域、２９は凹部、３０は
枠状補強部分である。
Claims (1)
- 【特許請求の範囲】 １ 素子形成用島状領域の側面を包囲する形状を
有すると共に半導体ウエハの表面から裏面に向つ
て前記ウエハの厚さの1/2未満の深さを有するよ
うに素子間分離領域を形成する工程と、 前記素子間分離領域を形成した後又は前又は前
後に前記島状領域及び前記素子間分離領域の外側
領域に回路素子を夫々形成する工程と、 前記素子間分離領域の外側領域に対応する部分
に枠状補強部分を残存させるようにして前記ウエ
ハの裏面から前記素子間分離領域に達する凹部を
形成し、前記凹部によつて前記島状領域の底面を
絶縁体分離する工程と、 を具備していることを特徴とする底面絶縁体分離
集積回路の製造方法。 ２ 前記外側領域に形成する回路素子は、前記裏
面に電極を有する回路素子である特許請求の範囲
第１項記載の集積回路の製造方法。 ３ 前記外側領域に形成する回路素子は、前記複
数の島状領域を環状に囲むように形成されたパワ
ートランジスタである特許請求の範囲第２項記載
の集積回路の製造方法。 ４ 前記素子間分離領域は絶縁体分離領域である
特許請求の範囲第１項又は第２項又は第３項記載
の集積回路の製造方法。 ５ 前記素子間分離領域はpn接合分離領域であ
る特許請求の範囲第１項又は第２項又は第３項記
載の集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180352A JPS5969944A (ja) | 1982-10-14 | 1982-10-14 | 底面絶縁体分離集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180352A JPS5969944A (ja) | 1982-10-14 | 1982-10-14 | 底面絶縁体分離集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5969944A JPS5969944A (ja) | 1984-04-20 |
| JPS6320017B2 true JPS6320017B2 (ja) | 1988-04-26 |
Family
ID=16081730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180352A Granted JPS5969944A (ja) | 1982-10-14 | 1982-10-14 | 底面絶縁体分離集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969944A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080243A (ja) * | 1983-10-08 | 1985-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPH077797B2 (ja) * | 1984-11-14 | 1995-01-30 | 株式会社日立製作所 | 誘電体分離基体 |
| JPS61296735A (ja) * | 1985-06-25 | 1986-12-27 | Nec Corp | 半導体装置とその製造方法 |
| JPS63120437A (ja) * | 1986-11-10 | 1988-05-24 | Agency Of Ind Science & Technol | 半導体集積回路構造 |
| JPS6450555A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Complementary mos transistor |
| JP2819582B2 (ja) * | 1989-02-06 | 1998-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| GB9305448D0 (en) * | 1993-03-17 | 1993-05-05 | British Tech Group | Semiconductor structure and method of manufacturing same |
| JP2001226586A (ja) * | 2000-02-16 | 2001-08-21 | Hitachi Chem Co Ltd | 補強ウェハの製造方法及び電子部品 |
| JP4973328B2 (ja) * | 2007-06-14 | 2012-07-11 | 株式会社デンソー | 半導体装置 |
| JP4600563B2 (ja) * | 2007-10-24 | 2010-12-15 | 株式会社デンソー | 半導体装置及びその製造方法 |
| US8710568B2 (en) | 2007-10-24 | 2014-04-29 | Denso Corporation | Semiconductor device having a plurality of elements on one semiconductor substrate and method of manufacturing the same |
-
1982
- 1982-10-14 JP JP57180352A patent/JPS5969944A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5969944A (ja) | 1984-04-20 |
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