JPS63202061A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63202061A JPS63202061A JP62034792A JP3479287A JPS63202061A JP S63202061 A JPS63202061 A JP S63202061A JP 62034792 A JP62034792 A JP 62034792A JP 3479287 A JP3479287 A JP 3479287A JP S63202061 A JPS63202061 A JP S63202061A
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- Japan
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- memory cells
- photoresist
- semiconductor substrate
- polycrystalline silicon
- silicon layer
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 23
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に読出し専用のＭＯ
Ｓ型半導体記憶装置に関する。
Ｓ型半導体記憶装置に関する。
従来の読出し専用ＭＯＳ型半導体記憶装置では、記憶セ
ルの活性領域は半導体基板の表面に全て平坦に形成され
るのが通常である。いま、これを製造順序に従って説明
する。
ルの活性領域は半導体基板の表面に全て平坦に形成され
るのが通常である。いま、これを製造順序に従って説明
する。
第２図（ａ）〜（ｄ）は従来読出し専用ＭＯＳ型半導体
記憶装置の製造工程図で、まず、第２図（ａ）に示すよ
うにＰ型半導体基板１上に、シリコン窒化膜２をフォト
レジスト３を用いてバターニングし、その一部を選択的
に除去する。次に、第２図（ｂ）に示すようにフォトレ
ジスト３を除去しシリコン窒化膜２をマスクとして熱酸
化することにより、フィールド酸化膜４を形成した後シ
リコン窒化膜２を除去し、改めてゲート絶縁膜５および
多結晶シリコン層６をそれぞれ形成した後、フォトレジ
ストアを新らたにパターニング形成する。ここで、第２
図（ｃ）の如く多結晶シリコン層６をフォトレジスト７
をマスクとして通訳除去し不要となったフォトレジスト
７を剥離すれば記憶セルおよびセレクタ・トランジスタ
の各ゲート電極８，９．１０および１１が基板上にそれ
ぞれ形成される。ここで、第２図（ｄ）に示すように特
定ビットの記憶セルのゲート電極例えば１０をトランジ
スタ領域の少なくともソースとなるべき側を含んでフォ
トレジスト１２で覆い、これをマスクとして例えばヒ素
（Ａｓ）のイオン注入をＰ形半導体基板１の全面に行な
いＮ型拡散層１３を形成してデプレッションおよびエン
ハンスメントの互いに異なる型の記憶セルを配列する所
謂マスク書込みを行えば記憶平面が完成する。すなわち
、従来の記憶平面は全てゲート電極を基板の平坦面上に
形成した記憶セル配列から成る。
記憶装置の製造工程図で、まず、第２図（ａ）に示すよ
うにＰ型半導体基板１上に、シリコン窒化膜２をフォト
レジスト３を用いてバターニングし、その一部を選択的
に除去する。次に、第２図（ｂ）に示すようにフォトレ
ジスト３を除去しシリコン窒化膜２をマスクとして熱酸
化することにより、フィールド酸化膜４を形成した後シ
リコン窒化膜２を除去し、改めてゲート絶縁膜５および
多結晶シリコン層６をそれぞれ形成した後、フォトレジ
ストアを新らたにパターニング形成する。ここで、第２
図（ｃ）の如く多結晶シリコン層６をフォトレジスト７
をマスクとして通訳除去し不要となったフォトレジスト
７を剥離すれば記憶セルおよびセレクタ・トランジスタ
の各ゲート電極８，９．１０および１１が基板上にそれ
ぞれ形成される。ここで、第２図（ｄ）に示すように特
定ビットの記憶セルのゲート電極例えば１０をトランジ
スタ領域の少なくともソースとなるべき側を含んでフォ
トレジスト１２で覆い、これをマスクとして例えばヒ素
（Ａｓ）のイオン注入をＰ形半導体基板１の全面に行な
いＮ型拡散層１３を形成してデプレッションおよびエン
ハンスメントの互いに異なる型の記憶セルを配列する所
謂マスク書込みを行えば記憶平面が完成する。すなわち
、従来の記憶平面は全てゲート電極を基板の平坦面上に
形成した記憶セル配列から成る。
しかしながら、この従来のＭＯ３型半導体記憶装置は記
憶セルの活性領域を半導体基板の表面に沿って互いに平
坦に形成しており、基板の表面のみを利用しているので
集積化に限界がありこの限界を超えてまでの集積化をは
かることはできない。
憶セルの活性領域を半導体基板の表面に沿って互いに平
坦に形成しており、基板の表面のみを利用しているので
集積化に限界がありこの限界を超えてまでの集積化をは
かることはできない。
本発明の目的は、上記の状況に鑑み、従来記憶平面の集
積眼界を超え得る記憶平面構成を備えた半導体記憶装置
を提供することである。
積眼界を超え得る記憶平面構成を備えた半導体記憶装置
を提供することである。
本発明によれば半導体記憶装置は、半導体基板とゲート
電極およびソース、ドレイン領域が前記半導体基板上に
配設される縦溝内の側壁および前記側壁に隣接する半導
体基板の上面と縦溝底面にそれぞれ形成される多結晶シ
リコン層によりそれぞれ構成されるデプレッションまた
はエンハンスメントの互いに異なる型の電界効果トラン
ジスタ記憶セルのＩ’ｊＵ択配列から成る立体構造の記
憶平面を含む。
電極およびソース、ドレイン領域が前記半導体基板上に
配設される縦溝内の側壁および前記側壁に隣接する半導
体基板の上面と縦溝底面にそれぞれ形成される多結晶シ
リコン層によりそれぞれ構成されるデプレッションまた
はエンハンスメントの互いに異なる型の電界効果トラン
ジスタ記憶セルのＩ’ｊＵ択配列から成る立体構造の記
憶平面を含む。
以下図面を参照して本発明の詳細な説明する。
本発明の半導体記憶装置は製造方法を明らかにすること
により容易に理解し得るのでその製造工程と共に説明す
る。
により容易に理解し得るのでその製造工程と共に説明す
る。
第１図（ａ）〜（ｅ）は本発明半導体記憶装置の製造方
法の一つを示す工程順序図である。この製造方法によれ
ば、Ｐ型半導体基板１上にはフォトレジスト１４がまず
パターニング形成される。
法の一つを示す工程順序図である。この製造方法によれ
ば、Ｐ型半導体基板１上にはフォトレジスト１４がまず
パターニング形成される。
〔第１図（ａ）参照〕。ついで、このＰ型半導体基板１
はフォトレジスト１４をマスクとしてエツチングされ第
１図（ｂ）および（Ｃ）に示されるように表面に縦溝１
５が配設される。ここで縦溝１５の内壁を含む基板全面
にはシリコン窒化膜２が付着されその一部はフォトレジ
スト１６を介して選択的に除去される。〔第１図（ｂ）
９照〕。
はフォトレジスト１４をマスクとしてエツチングされ第
１図（ｂ）および（Ｃ）に示されるように表面に縦溝１
５が配設される。ここで縦溝１５の内壁を含む基板全面
にはシリコン窒化膜２が付着されその一部はフォトレジ
スト１６を介して選択的に除去される。〔第１図（ｂ）
９照〕。
ついでフォトレジスト１６は除去されフィールド酸化膜
４がシリコン窒化膜２をマスクとする選択的熱酸化によ
って形成される。ここで、不要となったシリコン窒化膜
２は全て除去され改めてゲート絶縁膜５および多結晶シ
リコン層６が縦溝１５の内壁を含む基板全面に積層され
る。〔第１図（ｃ）参照〕。ついで、縦溝形成領域を除
く選択された領域の多結晶シリコン層６上にフォトレジ
スト１７を形成して多結晶シリコン層６を異方性ドライ
・エツチング法で全面エツチングすれば、縦溝１５の側
壁およびフォトレジスト１７直下の各面上にのみ多結晶
シリコン層が残りそれぞれ記憶セルのゲート電極１８，
１９．２０゜２１．２２およびセレクタ・トランジスタ
のゲート電極１１を形成する。〔第１図（ｄ）参照〕。
４がシリコン窒化膜２をマスクとする選択的熱酸化によ
って形成される。ここで、不要となったシリコン窒化膜
２は全て除去され改めてゲート絶縁膜５および多結晶シ
リコン層６が縦溝１５の内壁を含む基板全面に積層され
る。〔第１図（ｃ）参照〕。ついで、縦溝形成領域を除
く選択された領域の多結晶シリコン層６上にフォトレジ
スト１７を形成して多結晶シリコン層６を異方性ドライ
・エツチング法で全面エツチングすれば、縦溝１５の側
壁およびフォトレジスト１７直下の各面上にのみ多結晶
シリコン層が残りそれぞれ記憶セルのゲート電極１８，
１９．２０゜２１．２２およびセレクタ・トランジスタ
のゲート電極１１を形成する。〔第１図（ｄ）参照〕。
尤も記憶セルのゲート電極を縦溝内にそれぞれ２つづつ
分離して形成するには側壁上の多結晶シリコン層を分割
するフォトレジスト工程を異方性ドライ・エツチング工
程の後に加える必要がある。
分離して形成するには側壁上の多結晶シリコン層を分割
するフォトレジスト工程を異方性ドライ・エツチング工
程の後に加える必要がある。
かくして従来と同じように例えばフォトレジスト２３．
２４および２５をそれぞれ選択形成してヒ素（Ａｓ）の
イオン注入によるマスク書込みを行ないソース２ ドレ
インとなるべきＮ型拡散層２６゜２７をそれぞれ形成す
れば、ゲート電極１８゜１９．２２および２０．２１を
それぞれもつデプレッションおよびエンハンスメントの
互いに異なる型の記憶セル配列の記憶平面がゲート電極
１１をもつエンハンスメンＩ・型のセレクタ・トランジ
スタと共に完成される。
２４および２５をそれぞれ選択形成してヒ素（Ａｓ）の
イオン注入によるマスク書込みを行ないソース２ ドレ
インとなるべきＮ型拡散層２６゜２７をそれぞれ形成す
れば、ゲート電極１８゜１９．２２および２０．２１を
それぞれもつデプレッションおよびエンハンスメントの
互いに異なる型の記憶セル配列の記憶平面がゲート電極
１１をもつエンハンスメンＩ・型のセレクタ・トランジ
スタと共に完成される。
以上の説明から理解し得るように本発明の半導体記憶装
置は従来のものとは異なり記憶セルを立体的に配置した
記憶平面を有しているので、単純計算によっても２倍の
集積度を達成することが可能である。
置は従来のものとは異なり記憶セルを立体的に配置した
記憶平面を有しているので、単純計算によっても２倍の
集積度を達成することが可能である。
また、以上は記憶セルかＰ型半導体基板上に形成された
場合を説明したが、これに限らず例えばＮ型基板に形成
されなＰウェル内に記憶セルを形成したものでもよいし
、更に記憶セルをＰチャネル型のもので構成することを
勿論可能である。
場合を説明したが、これに限らず例えばＮ型基板に形成
されなＰウェル内に記憶セルを形成したものでもよいし
、更に記憶セルをＰチャネル型のもので構成することを
勿論可能である。
以上詳細に説明したように、本発明によれば記憶平面は
半導体基板に設けた溝部の側壁を活性化領域として利用
し、溝部の側壁に自己整合的に記憶セルを配列している
ので、きわめて高集積化された読出し専用の記憶装置を
得ることができる。
半導体基板に設けた溝部の側壁を活性化領域として利用
し、溝部の側壁に自己整合的に記憶セルを配列している
ので、きわめて高集積化された読出し専用の記憶装置を
得ることができる。
第１図（ａ）〜（ｅ）は本発明の半導体記憶装置の製造
方法の一つを示す工程順序図、第２図（ａ）〜（ｄ）は
従来読出し専用ＭＯＳ型半導体記憶装置の製造工程図で
ある。 １・・・Ｐ型半導体基板、２・・・シリコン窒化膜、３
．７，１２，１４．１６，１７，２３，２４゜２５・・
・フォトレジスト、４・・・フィルド酸化膜、５・・・
ゲート絶縁膜、６・・・多結晶シリコン層、８゜９．１
０，１８，１９，２０．２１．．２２・・・記憶セルの
ゲート電極、１１・・・セレクタ・トランジスタのゲー
ト電極、１３・・・Ｎ型拡散層、１５・・・縦溝、２６
・・・Ｎ型拡散層（ソース）、２７・・・Ｎ型拡散層（
ドレイン）。 （ｅ） 第Ｚ図
方法の一つを示す工程順序図、第２図（ａ）〜（ｄ）は
従来読出し専用ＭＯＳ型半導体記憶装置の製造工程図で
ある。 １・・・Ｐ型半導体基板、２・・・シリコン窒化膜、３
．７，１２，１４．１６，１７，２３，２４゜２５・・
・フォトレジスト、４・・・フィルド酸化膜、５・・・
ゲート絶縁膜、６・・・多結晶シリコン層、８゜９．１
０，１８，１９，２０．２１．．２２・・・記憶セルの
ゲート電極、１１・・・セレクタ・トランジスタのゲー
ト電極、１３・・・Ｎ型拡散層、１５・・・縦溝、２６
・・・Ｎ型拡散層（ソース）、２７・・・Ｎ型拡散層（
ドレイン）。 （ｅ） 第Ｚ図
Claims (1)
- 半導体基板と前記半導体基板上に形成される立体構造
の記憶平面とを含んで成り、前記立体構造の記憶平面は
ゲート電極およびソース、ドレイン領域が前記半導体基
板上に配設される縦溝内の側壁および前記側壁に隣接す
る半導体基板の上面と縦溝底面にそれぞれ形成される多
結晶シリコン層によりそれぞれ構成されるデプレッショ
ンまたはエンハンスメントの互いに異なる型の電界効果
トランジスタ記憶セルの選択配列から成ることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034792A JPS63202061A (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034792A JPS63202061A (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202061A true JPS63202061A (ja) | 1988-08-22 |
Family
ID=12424118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62034792A Pending JPS63202061A (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202061A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870567A (ja) * | 1981-10-22 | 1983-04-27 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS5911671A (ja) * | 1982-07-12 | 1984-01-21 | Toshiba Corp | 半導体記憶装置とその製造方法 |
-
1987
- 1987-02-17 JP JP62034792A patent/JPS63202061A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870567A (ja) * | 1981-10-22 | 1983-04-27 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS5911671A (ja) * | 1982-07-12 | 1984-01-21 | Toshiba Corp | 半導体記憶装置とその製造方法 |
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