JPS63202948A - リ−ドフレ−ム - Google Patents

リ−ドフレ−ム

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Publication number
JPS63202948A
JPS63202948A JP62036255A JP3625587A JPS63202948A JP S63202948 A JPS63202948 A JP S63202948A JP 62036255 A JP62036255 A JP 62036255A JP 3625587 A JP3625587 A JP 3625587A JP S63202948 A JPS63202948 A JP S63202948A
Authority
JP
Japan
Prior art keywords
wire
lead frame
mount
section
protruding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62036255A
Other languages
English (en)
Inventor
Yasuichi Ikeda
池田　保一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP62036255A priority Critical patent/JPS63202948A/ja
Publication of JPS63202948A publication Critical patent/JPS63202948A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高周波用ＩＣ，特にＧａＡｇＩＣ素子とマ
ウントするリードフレームに関するものである。
〔従来の技術〕
第３図および第４図は従来のこの種リードフレームによ
るＩＣの組立構成図を示す。即ち第３図および第４図に
おいて、１は外部リード１１．１２、マウント部１３を
備えたリードフレーム、２はリードフレーム１のマウン
ト部１３に半日または接着剤３によってマウントされた
ＧａＡｓＩＣ素子、４はリードフレーム１の外部リード
１１．１２とＧａＡｓＩＣ素子２とを電気的に接続する
金属細線からなるワイヤである。
この従来のものでは、高周波用のＧａＡｓＩＣにおいて
は、アース電位を可能な限り低くすることが不可欠であ
り、半導体素子のマウント部に通常ソースワイヤをボン
ディングしている。また同時にインダクタンスを減らす
ためにワイヤの長さを極力短くする必要がある。
〔発明が解決しようとする問題点〕
この従来のリードフレームにおいては、第３図および第
４図に示すように、ＩＣ素子をマウントするための半田
もしくは接着剤の流れによりワイヤの長さの調整が困難
であり、外部リード１１．１２との接続にもワイヤが用
いられていたので、ソースワイヤによるインダクタンス
の増加があり、電気特性に多大の影響を及ぼしていた。
この発明はこのような従来のものの問題点を解決するた
めになされたもので、ワイヤ母を極力短くし、電気特性
に及ぼす影響を最小限にしたリードフレームを得ること
を目的とする。
〔問題点を解決するための手段〕
この発明に係るリードフレームは、ＩＣ素子のマウント
部に突出部を形成すると共に、この突出部とＩＣ素子を
ワイヤによって電気的に接続したものである。
〔作用〕
この発明におけるリードフレームにおいては、ＩＣ素子
のマウント部に突出部を形成しているので、ワイヤ長を
極力短くすることができ、アース電位の発生による電気
特性への影響を低減することができる。
〔実施例〕
以下この発明の一実施例を第１図および第２図にもとず
いて説明する。即ち第１図および第２図において、１３
１はＣａＡｓＩＣ素子２の大きさに合わせてＩＣ素子２
の端面近くのマウント部１３に形成され、ワイヤ４が接
続される突出部である。ここで外部リード１１．１２は
従来のＩＣ素子２がマウントされているマウント部１３
とワイヤ４によって接続されているのに対し、マウント
部と同電位となる外部リードを一体化している。尚、そ
の他の構成は第３図および第４図に示す従来のものと同
様であるので説明を省略する。
乙のように構成されたものでは、ＧａＡｓＩ　Ｃ素子２
のマウント部１３上に突出部１３１をＩＣ素子２のワイ
ヤポンディングパッドにできるだけ近づけた位置に設け
ているので、ワイヤ長は極力短くすることが可能であり
、しかもアース電極となる外部リード１１．１２はＧａ
ＡｓＩＣ素子２のマウント部１３と一体化したので、従
来から問題となっていた組立構造によるアース電位上昇
や寄生インダクタンスによる電気特性の低下を低減する
ことが可能となる。また、突出部１３１を設けることに
よって、半田または接着剤３′の流れを防止し、ワイヤ
長の調整が容易になる。さらに突出部１３１の高さをＧ
ａＡｓＩＣ素子２の厚みよりも低くすると、自動ダイボ
ンダの適用も問題がなくなる。
〔発明の効果〕
上記のようにこの発明によるリードフレームは、ＩＣ素
子のマウント部に突出部を形成してＩＣ素子とワイヤに
よって電気的に接続したので、ワイヤ長による電気特性
への影響を極力低減する乙とができる。
【図面の簡単な説明】
第１図および第２図はこの発明の一実施例を示す図で、
第１図は要部平面図、第２図は第１図の■−■線の断面
図、第３図および第４図は従来のこの種リードフレーム
を示す図で、第３図は平面図、第４図は第３図のＩＶ−
ＩＶ線の断面図である。 図中、１はリードフレーム、１１．１２は外部リード、
１３１は突出部、２はＧａＡｓＩＣ素子、３は半田もし
くは接着剤、４はワイヤである。 尚、図中同一符号は同−又は相当部分を示す。

Claims (3)

    【特許請求の範囲】
  1. （１）、ＩＣ素子がマウントされるリードフレームのマ
    ウント部、このマウント部に形成され上記ＩＣ素子とワ
    イヤによって電気的に接続される突出部、上記ＩＣ素子
    とワイヤによって電気的に接続される複数の外部リード
    を備えたリードフレーム。
  2. （２）、マウント部に形成された突出部の高さはＩＣ素
    子の厚みよりも低く構成されている特許請求の範囲第１
    項記載のリードフレーム。
  3. （３）、複数の外部リードのうちマウント部と同電位に
    なる外部リードをマウント部と一体に形成してなる特許
    請求の範囲第１項または第２項記載のリードフレーム。
JP62036255A 1987-02-18 1987-02-18 リ−ドフレ−ム Pending JPS63202948A (ja)

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