JPH0799261A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0799261A JPH0799261A JP5241685A JP24168593A JPH0799261A JP H0799261 A JPH0799261 A JP H0799261A JP 5241685 A JP5241685 A JP 5241685A JP 24168593 A JP24168593 A JP 24168593A JP H0799261 A JPH0799261 A JP H0799261A
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- Japan
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- semiconductor chip
- wiring
- lead frame
- inner lead
- ceramic
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】本発明は、セラミック基板内に搭載された半導
体チップを低融点ガラスを用いて封止してなるガラス封
止セラミックパッケージにおいて、搭載できる半導体チ
ップのサイズを縮小でき、低廉価できるようにすること
を最も主要な特徴とする。 【構成】たとえば、セラミック基板１１，１２のキャビ
ティ部に、表面に配線１５ａの施された中継基板１５を
配置する。そして、その配線１５ａによりワイヤ１６
ａ，１６ｂを中継させて、半導体チップ１３の電極パッ
ド１３ａとリードフレーム１４のインナリード部１４ａ
とを電気的に接続する。こうして、半導体チップ１３の
サイズを中継基板１５上の配線１５ａのピッチに依存さ
せることで、Ａｓｓ´ｌｙプロセスや装置の変更を必要
とすることなく、小ゲート多ピンチップの搭載を可能と
する構成となっている。
体チップを低融点ガラスを用いて封止してなるガラス封
止セラミックパッケージにおいて、搭載できる半導体チ
ップのサイズを縮小でき、低廉価できるようにすること
を最も主要な特徴とする。 【構成】たとえば、セラミック基板１１，１２のキャビ
ティ部に、表面に配線１５ａの施された中継基板１５を
配置する。そして、その配線１５ａによりワイヤ１６
ａ，１６ｂを中継させて、半導体チップ１３の電極パッ
ド１３ａとリードフレーム１４のインナリード部１４ａ
とを電気的に接続する。こうして、半導体チップ１３の
サイズを中継基板１５上の配線１５ａのピッチに依存さ
せることで、Ａｓｓ´ｌｙプロセスや装置の変更を必要
とすることなく、小ゲート多ピンチップの搭載を可能と
する構成となっている。
Description
【０００１】
【産業上の利用分野】この発明は、たとえばサークワッ
ドと称するガラス封止セラミックパッケージ（ＱＦＰ−
Ｇ）などの半導体装置に関するもので、特にゲートアレ
ーなどに使用されるものである。
ドと称するガラス封止セラミックパッケージ（ＱＦＰ−
Ｇ）などの半導体装置に関するもので、特にゲートアレ
ーなどに使用されるものである。
【０００２】
【従来の技術】従来、半導体装置の１つとして、セラミ
ック基板内に搭載された半導体チップを低融点ガラスを
用いて封止してなるＱＦＰ−Ｇが実用化されている。図
４は、従来のＱＦＰ−Ｇの構成を示すものである。
ック基板内に搭載された半導体チップを低融点ガラスを
用いて封止してなるＱＦＰ−Ｇが実用化されている。図
４は、従来のＱＦＰ−Ｇの構成を示すものである。
【０００３】このＱＦＰ−Ｇは、上下のセラミック基板
１，２によりフェリウム・ニッケル合金（４２Ａｌｌｏ
ｙ）またはコバール（ＫＯＶ）などよりなるリードフレ
ーム３を挟み込み、封止材に低融点ガラス４を用いて半
導体チップ５の周囲を封止したものである。
１，２によりフェリウム・ニッケル合金（４２Ａｌｌｏ
ｙ）またはコバール（ＫＯＶ）などよりなるリードフレ
ーム３を挟み込み、封止材に低融点ガラス４を用いて半
導体チップ５の周囲を封止したものである。
【０００４】この場合、半導体チップ５は、銀−ポリイ
ミド（Ａｇ−ＰＩ）または銀−ガラス（Ａｇ−Ｇｌａｓ
ｓ）などのマウント材６によりセラミック基板２上にマ
ウントされ、その電極パッドがアルミニウム（Ａｌ）や
金（Ａｕ）などのワイヤ７を介してリードフレーム３の
インナリード部と電気的に接続されている。
ミド（Ａｇ−ＰＩ）または銀−ガラス（Ａｇ−Ｇｌａｓ
ｓ）などのマウント材６によりセラミック基板２上にマ
ウントされ、その電極パッドがアルミニウム（Ａｌ）や
金（Ａｕ）などのワイヤ７を介してリードフレーム３の
インナリード部と電気的に接続されている。
【０００５】通常、ＱＦＰ−Ｇに搭載される半導体チッ
プ５のサイズは、リードフレーム３のインナリード部の
ピッチおよびボンディングワイヤ７のループ長により制
限される。
プ５のサイズは、リードフレーム３のインナリード部の
ピッチおよびボンディングワイヤ７のループ長により制
限される。
【０００６】ここで、ピン数が３０４ピンのＱＦＰ−Ｇ
の場合について考えると、リードフレーム３の厚さ
（ｔ）を０．１５ｍｍとしたとき、エッチングによるイ
ンナリード部のピッチの加工限界は２２０μｍ程度（イ
ンナリード部のボンディングの有効幅を１００μｍとす
る）であり、インナリード部の先端の開口は約２０ｍｍ
角となる。
の場合について考えると、リードフレーム３の厚さ
（ｔ）を０．１５ｍｍとしたとき、エッチングによるイ
ンナリード部のピッチの加工限界は２２０μｍ程度（イ
ンナリード部のボンディングの有効幅を１００μｍとす
る）であり、インナリード部の先端の開口は約２０ｍｍ
角となる。
【０００７】また、このときのワイヤ７のループ長は、
約３．５〜４．５ｍｍが限界となる。したがって、３０
４ピンのＱＦＰ−Ｇに搭載できる半導体チップ５の最小
サイズは、１５．０ｍｍ角程度が限界となる。
約３．５〜４．５ｍｍが限界となる。したがって、３０
４ピンのＱＦＰ−Ｇに搭載できる半導体チップ５の最小
サイズは、１５．０ｍｍ角程度が限界となる。
【０００８】一方、ＱＦＰ−Ｇにおいては、たとえば小
ゲート多ピンチップのような、より小型の半導体チップ
を搭載できるようにすることで、低コスト化が図れるこ
とが知られている。
ゲート多ピンチップのような、より小型の半導体チップ
を搭載できるようにすることで、低コスト化が図れるこ
とが知られている。
【０００９】これは、搭載できるチップのサイズを小さ
くし、１チップ当たりの単価を下げる（一般に１枚のウ
ェハより得られるチップ数が多くなればそれだけ安価に
できる）ことにより、全体的なコストダウンが可能とな
るためである。
くし、１チップ当たりの単価を下げる（一般に１枚のウ
ェハより得られるチップ数が多くなればそれだけ安価に
できる）ことにより、全体的なコストダウンが可能とな
るためである。
【００１０】そこで、より小型の半導体チップを搭載で
きるようにするための対策として、リードフレーム３の
厚さを薄くし、インナリード部のピッチを短縮すること
が容易に考えられる。
きるようにするための対策として、リードフレーム３の
厚さを薄くし、インナリード部のピッチを短縮すること
が容易に考えられる。
【００１１】すなわち、インナリード部を延長して、小
型の半導体チップを搭載した場合にも、インナリード部
の先端が半導体チップの電極パッドに近接されるように
することで、電極パッドとインナリード部との接続をワ
イヤ７のループ長の限界範囲内で可能にしようとするも
のである。
型の半導体チップを搭載した場合にも、インナリード部
の先端が半導体チップの電極パッドに近接されるように
することで、電極パッドとインナリード部との接続をワ
イヤ７のループ長の限界範囲内で可能にしようとするも
のである。
【００１２】しかしながら、リードフレーム３を薄くす
る場合、アウタリード部も同然のように薄くなるため、
機械的強度の低下を招くという問題があった。これは、
リードフレーム３の機械的強度が、板厚の２乗により低
下するためである。
る場合、アウタリード部も同然のように薄くなるため、
機械的強度の低下を招くという問題があった。これは、
リードフレーム３の機械的強度が、板厚の２乗により低
下するためである。
【００１３】
【発明が解決しようとする課題】上記したように、従来
においては、より小型の半導体チップを搭載できるよう
にすることが難しいという問題があった。そこで、この
発明は、リードフレームの機械的強度の低下を招いたり
することなく、搭載できる半導体チップを小型化でき、
低廉価を図ることが可能な半導体装置を提供することを
目的としている。
においては、より小型の半導体チップを搭載できるよう
にすることが難しいという問題があった。そこで、この
発明は、リードフレームの機械的強度の低下を招いたり
することなく、搭載できる半導体チップを小型化でき、
低廉価を図ることが可能な半導体装置を提供することを
目的としている。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、キャビティ部
を有する封止体と、この封止体の前記キャビティ部内に
搭載される半導体チップと、この半導体チップが接続さ
れるリードフレームと、前記封止体の前記キャビティ部
内に設けられ、表面に配線が施された中継基板と、この
中継基板上の配線を介して、前記半導体チップおよび前
記リードフレームの相互を電気的に接続するワイヤとか
ら構成されている。
めに、この発明の半導体装置にあっては、キャビティ部
を有する封止体と、この封止体の前記キャビティ部内に
搭載される半導体チップと、この半導体チップが接続さ
れるリードフレームと、前記封止体の前記キャビティ部
内に設けられ、表面に配線が施された中継基板と、この
中継基板上の配線を介して、前記半導体チップおよび前
記リードフレームの相互を電気的に接続するワイヤとか
ら構成されている。
【００１５】
【作用】この発明は、上記した手段により、搭載可能な
半導体チップのサイズを中継基板のピッチに依存させる
ことが可能となるため、インナリード部を延長したのと
同等の効果が期待できるものである。
半導体チップのサイズを中継基板のピッチに依存させる
ことが可能となるため、インナリード部を延長したのと
同等の効果が期待できるものである。
【００１６】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかるガラス封止セ
ラミックパッケージ（ＱＦＰ−Ｇ）の構成を示すもので
ある。なお、ここでは、ピン数が３０４ピンとされてい
るＱＦＰ−Ｇを例に、その平面（同図（ａ））と断面
（同図（ｂ））とをそれぞれ示している。
照して説明する。図１は、本発明にかかるガラス封止セ
ラミックパッケージ（ＱＦＰ−Ｇ）の構成を示すもので
ある。なお、ここでは、ピン数が３０４ピンとされてい
るＱＦＰ−Ｇを例に、その平面（同図（ａ））と断面
（同図（ｂ））とをそれぞれ示している。
【００１７】たとえば、このＱＦＰ−Ｇは、上下のセラ
ミック基板（封止体）１１，１２のキャビティ部内に搭
載された半導体チップ１３の、その電極パッド１３ａ
と、リードフレーム１４のインナリード部１４ａとが、
中継基板１５の表面に設けられた配線１５ａを介して電
気的に接続された構成とされている。
ミック基板（封止体）１１，１２のキャビティ部内に搭
載された半導体チップ１３の、その電極パッド１３ａ
と、リードフレーム１４のインナリード部１４ａとが、
中継基板１５の表面に設けられた配線１５ａを介して電
気的に接続された構成とされている。
【００１８】この場合の電気的接続、つまりリードフレ
ーム１４のインナリード部１４ａと中継基板１５上の配
線１５ａとの接続、および中継基板１５上の配線１５ａ
と半導体チップ１３上の電極パッド１３ａとの接続は、
それぞれにボンディング・ワイヤ１６ａ，１６ｂによっ
て行われるようになっている。
ーム１４のインナリード部１４ａと中継基板１５上の配
線１５ａとの接続、および中継基板１５上の配線１５ａ
と半導体チップ１３上の電極パッド１３ａとの接続は、
それぞれにボンディング・ワイヤ１６ａ，１６ｂによっ
て行われるようになっている。
【００１９】そして、上下のセラミック基板１１，１２
によってリードフレーム１４が挟み込まれ、封止材に低
融点ガラス１７が用いられて、上記した接続点を含む半
導体チップ１３の周囲が封止されている。
によってリードフレーム１４が挟み込まれ、封止材に低
融点ガラス１７が用いられて、上記した接続点を含む半
導体チップ１３の周囲が封止されている。
【００２０】上下のセラミック基板１１，１２は、たと
えば安価なムライトによって構成され、その上方のセラ
ミック基板（リッジ）１１および下方のセラミック基板
（ベース）１２には、それぞれキャビティ部を形成する
凹部１１ａ，１２ａが設けられている。
えば安価なムライトによって構成され、その上方のセラ
ミック基板（リッジ）１１および下方のセラミック基板
（ベース）１２には、それぞれキャビティ部を形成する
凹部１１ａ，１２ａが設けられている。
【００２１】半導体チップ１３は、たとえば小ゲート多
ピンチップのような１５．０ｍｍ角以下の小型のチップ
で、銀−ポリイミド（Ａｇ−ＰＩ）または銀−ガラス
（Ａｇ−Ｇｌａｓｓ）などのマウント材１８により、セ
ラミック基板１２上の凹部１２ａにマウントされるよう
になっている。
ピンチップのような１５．０ｍｍ角以下の小型のチップ
で、銀−ポリイミド（Ａｇ−ＰＩ）または銀−ガラス
（Ａｇ−Ｇｌａｓｓ）などのマウント材１８により、セ
ラミック基板１２上の凹部１２ａにマウントされるよう
になっている。
【００２２】リードフレーム１４は、たとえばフェリウ
ム・ニッケル合金（４２Ａｌｌｏｙ）またはコバール
（ＫＯＶ）などの薄板をエッチング加工して製作される
ものである。
ム・ニッケル合金（４２Ａｌｌｏｙ）またはコバール
（ＫＯＶ）などの薄板をエッチング加工して製作される
ものである。
【００２３】この場合、リードフレーム１４の厚さ
（ｔ）を０．１５ｍｍとするとき、現在のエッチング加
工技術における加工限界により、インナリード部１４ａ
の最小ピッチ幅は２２０ｍｍ程度（ボンディングの有効
幅を１００μｍとする）となっている。
（ｔ）を０．１５ｍｍとするとき、現在のエッチング加
工技術における加工限界により、インナリード部１４ａ
の最小ピッチ幅は２２０ｍｍ程度（ボンディングの有効
幅を１００μｍとする）となっている。
【００２４】また、このときのインナリード部１４ａの
先端の開口（デバイスホール）は、約２０ｍｍ角とされ
ている。中継基板１５は、上記セラミック基板１２との
間でのαマッチングがとられた基台（たとえば、セラミ
ック基板）の表面に、タングステン（Ｗ）または銅（Ｃ
ｕ），モリブデン（Ｍｏ），アルミニウム（Ａｌ），銀
−パラジウム（Ａｇ−Ｐｄ）などからなる多数の導電性
の配線１５ａが施されてなるものである。
先端の開口（デバイスホール）は、約２０ｍｍ角とされ
ている。中継基板１５は、上記セラミック基板１２との
間でのαマッチングがとられた基台（たとえば、セラミ
ック基板）の表面に、タングステン（Ｗ）または銅（Ｃ
ｕ），モリブデン（Ｍｏ），アルミニウム（Ａｌ），銀
−パラジウム（Ａｇ−Ｐｄ）などからなる多数の導電性
の配線１５ａが施されてなるものである。
【００２５】配線１５ａは、たとえばＷの場合、周知の
厚膜印刷技術を用いることにより、１５０μｍまでのピ
ッチ幅（ボンディングの有効幅を１００μｍとする）で
の形成が可能とされている。
厚膜印刷技術を用いることにより、１５０μｍまでのピ
ッチ幅（ボンディングの有効幅を１００μｍとする）で
の形成が可能とされている。
【００２６】本実施例の場合、上記中継基板１５は半導
体チップ１３およびセラミック基板１２上の凹部１２ａ
とほぼ同じ高さを有する枠状体として形成され、結晶化
ガラスなどの低融点ガラスからなる接着剤１９により、
セラミック基板１２上の凹部１２ａの、上記半導体チッ
プ１３とリードフレーム１４との相互間に接着・固定さ
れるようになっている。
体チップ１３およびセラミック基板１２上の凹部１２ａ
とほぼ同じ高さを有する枠状体として形成され、結晶化
ガラスなどの低融点ガラスからなる接着剤１９により、
セラミック基板１２上の凹部１２ａの、上記半導体チッ
プ１３とリードフレーム１４との相互間に接着・固定さ
れるようになっている。
【００２７】ボンディング・ワイヤ１６ａ，１６ｂは、
それぞれループ長の限界範囲内で、インナリード部１４
ａと中継基板１５上の配線１５ａとの接続、および中継
基板１５上の配線１５ａと電極パッド１３ａとの接続を
行うものであり、Ａｌワイヤや金（Ａｕ）ワイヤなどが
用いられる。
それぞれループ長の限界範囲内で、インナリード部１４
ａと中継基板１５上の配線１５ａとの接続、および中継
基板１５上の配線１５ａと電極パッド１３ａとの接続を
行うものであり、Ａｌワイヤや金（Ａｕ）ワイヤなどが
用いられる。
【００２８】なお、このときのワイヤ１６ａ，１６ｂの
ループ長は、それぞれ約３．５〜４．５ｍｍが限界とさ
れている。しかして、半導体チップ１３とリードフレー
ム１４との相互間に中継基板１５を用意し、この中継基
板１５上の配線１５ａを介して、ワイヤ１６ａ，１６ｂ
の相互を接続するようにすることで、電極パッド１３ａ
とインナリード部１４ａとを電気的に接続することが可
能となっている。
ループ長は、それぞれ約３．５〜４．５ｍｍが限界とさ
れている。しかして、半導体チップ１３とリードフレー
ム１４との相互間に中継基板１５を用意し、この中継基
板１５上の配線１５ａを介して、ワイヤ１６ａ，１６ｂ
の相互を接続するようにすることで、電極パッド１３ａ
とインナリード部１４ａとを電気的に接続することが可
能となっている。
【００２９】すなわち、上記中継基板１５は電極パッド
１３ａとインナリード部１４ａとの接続を、それぞれの
ワイヤ１６ａ，１６ｂのループ長の限界範囲内で可能に
しようとするものであり、インナリード部１４ａと中継
基板１５上の配線１５ａとの間および中継基板１５上の
配線１５ａと電極パッド１３ａとの間でそれぞれボンデ
ィングを行うことにより、両者をループ長の限界範囲内
のワイヤ１６ａ，１６ｂにより接続できるようになるも
のである。
１３ａとインナリード部１４ａとの接続を、それぞれの
ワイヤ１６ａ，１６ｂのループ長の限界範囲内で可能に
しようとするものであり、インナリード部１４ａと中継
基板１５上の配線１５ａとの間および中継基板１５上の
配線１５ａと電極パッド１３ａとの間でそれぞれボンデ
ィングを行うことにより、両者をループ長の限界範囲内
のワイヤ１６ａ，１６ｂにより接続できるようになるも
のである。
【００３０】このように、２回のボンディングを行うこ
とにより、インナリード部１４ａのピッチ幅に依存する
半導体チップよりも小型の半導体チップ１３に対して
も、有効なボンディング接続の実施が可能となる。
とにより、インナリード部１４ａのピッチ幅に依存する
半導体チップよりも小型の半導体チップ１３に対して
も、有効なボンディング接続の実施が可能となる。
【００３１】したがって、このような構成によれば、セ
ラミック基板１１，１２内のキャビティ部に搭載できる
半導体チップ１３のサイズは、中継基板１５上の配線１
５ａのピッチに依存することになり、リードフレーム１
４のインナリード部１４ａのピッチを変えたり、セラミ
ック基板１１，１２の規格寸法などを変更することなし
に、従来よりもより小型の半導体チップ１３を搭載でき
るようになるものである。
ラミック基板１１，１２内のキャビティ部に搭載できる
半導体チップ１３のサイズは、中継基板１５上の配線１
５ａのピッチに依存することになり、リードフレーム１
４のインナリード部１４ａのピッチを変えたり、セラミ
ック基板１１，１２の規格寸法などを変更することなし
に、従来よりもより小型の半導体チップ１３を搭載でき
るようになるものである。
【００３２】たとえば、リードフレーム１４のインナリ
ード部１４ａのピッチの加工限界が２２０μｍであるの
に対し、中継基板１５上の配線１５ａは１５０μｍのピ
ッチ幅までつめることが可能なため、約３０％の狭ピッ
チ化が図れ、搭載できる半導体チップ１３のサイズを３
０％も縮小し得る。
ード部１４ａのピッチの加工限界が２２０μｍであるの
に対し、中継基板１５上の配線１５ａは１５０μｍのピ
ッチ幅までつめることが可能なため、約３０％の狭ピッ
チ化が図れ、搭載できる半導体チップ１３のサイズを３
０％も縮小し得る。
【００３３】この結果、ウェハからのチップの取り数が
多く、安価な、小ゲート多ピンチップのような小型の半
導体チップを容易に搭載できるようになり、リードフレ
ームの機械的強度の低下を招いたりすることなく、ＱＦ
Ｐ−Ｇのコストを低下できるものである。
多く、安価な、小ゲート多ピンチップのような小型の半
導体チップを容易に搭載できるようになり、リードフレ
ームの機械的強度の低下を招いたりすることなく、ＱＦ
Ｐ−Ｇのコストを低下できるものである。
【００３４】また、上記実施例においては、中継基板１
５を枠状体とし、セラミック基板１２の凹部１２ａ内に
接着剤１９により接着・固定するようにしているため、
パッケージのパフォーマンス（熱特性や気密性など）を
損うこともない。
５を枠状体とし、セラミック基板１２の凹部１２ａ内に
接着剤１９により接着・固定するようにしているため、
パッケージのパフォーマンス（熱特性や気密性など）を
損うこともない。
【００３５】さらには、中継基板１５の接着に低融点ガ
ラスを用いるようにしているため、この接着剤１９の塗
布を、封止のための低融点ガラス１７の塗布と同時に行
うようにすることで、アッセンブリ（Ａｓｓ´ｌｙ）プ
ロセスの大幅な変更も必要としないものである。
ラスを用いるようにしているため、この接着剤１９の塗
布を、封止のための低融点ガラス１７の塗布と同時に行
うようにすることで、アッセンブリ（Ａｓｓ´ｌｙ）プ
ロセスの大幅な変更も必要としないものである。
【００３６】上記したように、搭載可能な半導体チップ
のサイズを中継基板のピッチに依存させるようにしてい
る。すなわち、半導体チップの電極パッドとリードフレ
ームのインナリード部とを、中継基板を介して接続する
ようにしている。これにより、インナリード部を延長し
たのと同等の効果が期待できるようになるため、狭ピッ
チ化が可能となる。したがって、搭載できる半導体チッ
プのサイズを縮小し得、小型で安価な半導体チップを用
いることで、パッケージとしてのコストの低下が図れる
ものである。
のサイズを中継基板のピッチに依存させるようにしてい
る。すなわち、半導体チップの電極パッドとリードフレ
ームのインナリード部とを、中継基板を介して接続する
ようにしている。これにより、インナリード部を延長し
たのと同等の効果が期待できるようになるため、狭ピッ
チ化が可能となる。したがって、搭載できる半導体チッ
プのサイズを縮小し得、小型で安価な半導体チップを用
いることで、パッケージとしてのコストの低下が図れる
ものである。
【００３７】なお、上記実施例においては、セラミック
基板（ベース）にムライトを用いた場合について説明し
たが、これに限らず、たとえばアルミナ（Ａｌ2 Ｏ
3 ）、窒化アルミ（ＡｌＮ）、ガラスセラミックなどを
用いることもできる。
基板（ベース）にムライトを用いた場合について説明し
たが、これに限らず、たとえばアルミナ（Ａｌ2 Ｏ
3 ）、窒化アルミ（ＡｌＮ）、ガラスセラミックなどを
用いることもできる。
【００３８】また、中継基板をセラミック基板の凹部内
に接着する接着剤としては、低融点ガラスの他、ポリイ
ミドやＡｇ−Ｇｌａｓｓなどを用いるようにしても良
い。また、中継基板は枠状体に限らず、たとえばＬ字型
や一文字型または配線ごとに分割された構成としても良
い。
に接着する接着剤としては、低融点ガラスの他、ポリイ
ミドやＡｇ−Ｇｌａｓｓなどを用いるようにしても良
い。また、中継基板は枠状体に限らず、たとえばＬ字型
や一文字型または配線ごとに分割された構成としても良
い。
【００３９】また、中継基板をセラミック基板上の凹部
とほぼ同じ高さを有して形成したが、たとえば図２に示
すように、中継基板１５上の配線面の高さがインナリー
ド部１４ａのボンディング面の高さよりも高くなるよう
にしても良い。
とほぼ同じ高さを有して形成したが、たとえば図２に示
すように、中継基板１５上の配線面の高さがインナリー
ド部１４ａのボンディング面の高さよりも高くなるよう
にしても良い。
【００４０】この場合、ワイヤ１６ａの低融点ガラス１
７との誤着などを防止でき、より安定したボンディング
接続を実施することが可能となる。さらに、たとえば図
３に示すように、中継基板１５を積層型セラミック基板
により構成し、ｎ層（ここでは、二層）とされた各配線
面における配線１５ａのピッチを半ピッチずつずらして
形成するようにしても良い。
７との誤着などを防止でき、より安定したボンディング
接続を実施することが可能となる。さらに、たとえば図
３に示すように、中継基板１５を積層型セラミック基板
により構成し、ｎ層（ここでは、二層）とされた各配線
面における配線１５ａのピッチを半ピッチずつずらして
形成するようにしても良い。
【００４１】配線面を二層とした場合、中継基板１５上
の配線１５ａを７５μｍ（１５０／２μｍ）のピッチ幅
までつめることが可能となるため、約６５％の狭ピッチ
化が図れ、搭載できる半導体チップ１３のサイズを６５
％も縮小できるようになる。
の配線１５ａを７５μｍ（１５０／２μｍ）のピッチ幅
までつめることが可能となるため、約６５％の狭ピッチ
化が図れ、搭載できる半導体チップ１３のサイズを６５
％も縮小できるようになる。
【００４２】この結果、ウェハからのチップの取り数を
９倍に増やすことが可能となり、１チップ当たりのコス
トを１／９にできる。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。
９倍に増やすことが可能となり、１チップ当たりのコス
トを１／９にできる。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。
【００４３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、リードフレームの機械的強度の低下を招いたりする
ことなく、搭載できる半導体チップを小型化でき、低廉
価を図ることが可能な半導体装置を提供できる。
ば、リードフレームの機械的強度の低下を招いたりする
ことなく、搭載できる半導体チップを小型化でき、低廉
価を図ることが可能な半導体装置を提供できる。
【図１】この発明の一実施例にかかるガラス封止セラミ
ックパッケージを概略的に示す構成図。
ックパッケージを概略的に示す構成図。
【図２】この発明の他の実施例にかかるガラス封止セラ
ミックパッケージの要部を示す断面図。
ミックパッケージの要部を示す断面図。
【図３】同じく、ガラス封止セラミックパッケージの要
部を示す断面図。
部を示す断面図。
【図４】従来技術とその問題点を説明するために示すガ
ラス封止セラミックパッケージの断面図。
ラス封止セラミックパッケージの断面図。
１１…セラミック基板（リッジ）、１２…セラミック基
板（ベース）、１２ａ…凹部、１３…半導体チップ、１
３ａ…電極パッド、１４…リードフレーム、１４ａ…イ
ンナリード部、１５…中継基板、１５ａ…配線、１６
ａ，１６ｂ…ボンディング・ワイヤ、１７…低融点ガラ
ス、１８…マウント材、１９…接着剤。
板（ベース）、１２ａ…凹部、１３…半導体チップ、１
３ａ…電極パッド、１４…リードフレーム、１４ａ…イ
ンナリード部、１５…中継基板、１５ａ…配線、１６
ａ，１６ｂ…ボンディング・ワイヤ、１７…低融点ガラ
ス、１８…マウント材、１９…接着剤。
Claims (2)
- 【請求項１】 キャビティ部を有する封止体と、 この封止体の前記キャビティ部内に搭載される半導体チ
ップと、 この半導体チップが接続されるリードフレームと、 前記封止体の前記キャビティ部内に設けられ、表面に配
線が施された中継基板と、 この中継基板上の配線を介して、前記半導体チップおよ
び前記リードフレームの相互を電気的に接続するワイヤ
とを具備したことを特徴とする半導体装置。 - 【請求項２】 前記中継基板は枠状に構成され、前記封
止体のキャビティ部内に、前記半導体チップの周囲を囲
むようにして設けられることを特徴とする請求項１に記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241685A JPH0799261A (ja) | 1993-09-28 | 1993-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241685A JPH0799261A (ja) | 1993-09-28 | 1993-09-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799261A true JPH0799261A (ja) | 1995-04-11 |
Family
ID=17077999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5241685A Pending JPH0799261A (ja) | 1993-09-28 | 1993-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09120973A (ja) * | 1995-10-25 | 1997-05-06 | Nec Corp | 半導体装置およびその製造方法 |
-
1993
- 1993-09-28 JP JP5241685A patent/JPH0799261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09120973A (ja) * | 1995-10-25 | 1997-05-06 | Nec Corp | 半導体装置およびその製造方法 |
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