JPS63204643A - 半導体記憶装置及びその製造法 - Google Patents
半導体記憶装置及びその製造法Info
- Publication number
- JPS63204643A JPS63204643A JP62037482A JP3748287A JPS63204643A JP S63204643 A JPS63204643 A JP S63204643A JP 62037482 A JP62037482 A JP 62037482A JP 3748287 A JP3748287 A JP 3748287A JP S63204643 A JPS63204643 A JP S63204643A
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- Japan
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- capacitor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アルファ粒子等によるソフトエラーを引き
起こしにくい構造を有した半導体記憶装置及びその製造
法に関するものである。
起こしにくい構造を有した半導体記憶装置及びその製造
法に関するものである。
１トランジスタ型ダイナミツクメモリセルからなる半導
体記憶装置は、その構造が簡単で高密度化に向いている
ため４にピントから１Ｍビットに至るまで広く用いられ
てきた。この１トランジスタ型ダイナミツクメモリセル
は電荷蓄積キャパシタ及び書込み読出しトランジスタか
らなるが、アルファ粒子等の電離放射線によってシリコ
ン基板中に発生したキャリアがメモリセルに捕獲されて
、記憶内容が破壊されてしまうソフトエラーの問題があ
った。
体記憶装置は、その構造が簡単で高密度化に向いている
ため４にピントから１Ｍビットに至るまで広く用いられ
てきた。この１トランジスタ型ダイナミツクメモリセル
は電荷蓄積キャパシタ及び書込み読出しトランジスタか
らなるが、アルファ粒子等の電離放射線によってシリコ
ン基板中に発生したキャリアがメモリセルに捕獲されて
、記憶内容が破壊されてしまうソフトエラーの問題があ
った。
このようなソフトエラーに強い構造にするために種々の
メモリセルが提案されている。第５図は、例えばＩＥＥ
Ｅ ）ランザクジョン エレクトロン デバイシーズ
、第ＥＤ −２５巻（１９７８） 、 ３３−４１頁（
Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ 、
ｖｏｌ、ｆｉＤ−２５（１９７８） 、ｐｐ、３３−
４１）に１ザ ハイシー ＲＡＭ セル コンセプト
（Ｔｈｅ Ｈｉ −ＣＲＡＭ Ｃｅ１ｌ Ｃｏｎｃｅｐ
ｔ）″としてＡ、Ｆ、タソシュ（Ａ、Ｆ、Ｔａ５ｃｈ
）等により示されているハイシー構造を有するメモリセ
ルの断面図である。この図において、１はＰ型シリコン
基板、２は素子間分離用のフィールド酸化膜、３は素子
間分離用のチャネルストップＰ＋領域、４はキャパシタ
絶縁膜、５は電荷Ｍ禎キャパシタの対向電極を構成する
セルプレート電極、６は書込み読出しトランジスタを構
成するワード線、７はビット線に接続されるＮ十領域、
８はコンタクト孔、９はビット線、１１はハイシー構造
を構成するＮ十領域、１２は同じくハイシー構造を構成
するＰ型領域である。
メモリセルが提案されている。第５図は、例えばＩＥＥ
Ｅ ）ランザクジョン エレクトロン デバイシーズ
、第ＥＤ −２５巻（１９７８） 、 ３３−４１頁（
Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ 、
ｖｏｌ、ｆｉＤ−２５（１９７８） 、ｐｐ、３３−
４１）に１ザ ハイシー ＲＡＭ セル コンセプト
（Ｔｈｅ Ｈｉ −ＣＲＡＭ Ｃｅ１ｌ Ｃｏｎｃｅｐ
ｔ）″としてＡ、Ｆ、タソシュ（Ａ、Ｆ、Ｔａ５ｃｈ
）等により示されているハイシー構造を有するメモリセ
ルの断面図である。この図において、１はＰ型シリコン
基板、２は素子間分離用のフィールド酸化膜、３は素子
間分離用のチャネルストップＰ＋領域、４はキャパシタ
絶縁膜、５は電荷Ｍ禎キャパシタの対向電極を構成する
セルプレート電極、６は書込み読出しトランジスタを構
成するワード線、７はビット線に接続されるＮ十領域、
８はコンタクト孔、９はビット線、１１はハイシー構造
を構成するＮ十領域、１２は同じくハイシー構造を構成
するＰ型領域である。
このメモリセルは、電荷Ｍ積キャパシタの下のシリコン
基板内にＮ中領域１１とＰ型頭域１２からなるＰＮ接合
を有しており、ＰＮ接合容量がＭ○Ｓ容没と並列的に付
加されて、電荷蓄積容量が増加していると同時に、Ｐ型
頭域１２の濃度がシリコン基板１の濃度よりかなり大き
い。この為、空乏層の伸びをおさえてファネリング現象
を抑制し、かつ基板１からＮ÷領域４へ拡散してくるキ
ャリアに対して障壁として作用し、キャリアの捕集効率
を著しく低下せしめ、ソフトエラーにある程度強い構造
となっている。
基板内にＮ中領域１１とＰ型頭域１２からなるＰＮ接合
を有しており、ＰＮ接合容量がＭ○Ｓ容没と並列的に付
加されて、電荷蓄積容量が増加していると同時に、Ｐ型
頭域１２の濃度がシリコン基板１の濃度よりかなり大き
い。この為、空乏層の伸びをおさえてファネリング現象
を抑制し、かつ基板１からＮ÷領域４へ拡散してくるキ
ャリアに対して障壁として作用し、キャリアの捕集効率
を著しく低下せしめ、ソフトエラーにある程度強い構造
となっている。
しかし、従来の半導体記憶装置では、ビット線に接続さ
れるＮ＋領域７はキャリアの捕集に対して何ら防御策が
施されておらず、この部分で引き起こされるソフトエラ
ーに弱いという問題があった。
れるＮ＋領域７はキャリアの捕集に対して何ら防御策が
施されておらず、この部分で引き起こされるソフトエラ
ーに弱いという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、電荷蓄積キャパシタ領域で引き起こされるソ
フトエラーに対してより強い構造であるとともに、ビッ
ト線に接続される高濃度領域で引き起こされるソフトエ
ラーに対して十分な防御策を講じた半導体記憶装置及び
その製造法を提供することを目的とするものである。
たもので、電荷蓄積キャパシタ領域で引き起こされるソ
フトエラーに対してより強い構造であるとともに、ビッ
ト線に接続される高濃度領域で引き起こされるソフトエ
ラーに対して十分な防御策を講じた半導体記憶装置及び
その製造法を提供することを目的とするものである。
本願の第１の発明に係る半導体記憶装置は、半導体基板
内部に、深さが電荷蓄積キャパシタ領域では浅（、書込
み読出しトランジスタ領域では深い構造を有する基板と
同じ導電型の高濃度埋込み層を形成したものである。
内部に、深さが電荷蓄積キャパシタ領域では浅（、書込
み読出しトランジスタ領域では深い構造を有する基板と
同じ導電型の高濃度埋込み層を形成したものである。
また、本願の第２の発明に係る半導体記憶装置の製造法
は、電荷蓄積キャパシタ領域上にあらかじめ減速材とな
るパターンを形成したのち基板と同じ導電型の不純物を
イオン注入し、電荷蓄積キャパシタの下では浅く、書込
み読出しトランジスタの下では深い高濃度埋込み層を形
成するようにしたものである。
は、電荷蓄積キャパシタ領域上にあらかじめ減速材とな
るパターンを形成したのち基板と同じ導電型の不純物を
イオン注入し、電荷蓄積キャパシタの下では浅く、書込
み読出しトランジスタの下では深い高濃度埋込み層を形
成するようにしたものである。
この発明においては、基板と同じ導電型の高濃度埋込み
層は、Ｎ＋−Ｐ接合の空乏層の伸びを抑えてファネリン
グ現象を抑制するとともに、半導体基板内部から基板と
異なる導電型の領域へ拡散してくるキャリアに対して障
壁となり、キャリアの捕集効率を著しく低下せしめる。
層は、Ｎ＋−Ｐ接合の空乏層の伸びを抑えてファネリン
グ現象を抑制するとともに、半導体基板内部から基板と
異なる導電型の領域へ拡散してくるキャリアに対して障
壁となり、キャリアの捕集効率を著しく低下せしめる。
また、その深さが電荷蓄積キャパシタの下では浅いこと
により、ハイシー構造を有する装置の場合その高濃度領
域とつながってほぼ連続した基板と同じ導電型の高濃度
領域を形成し、キャリア捕集効率低下の効果を著しく高
め、書込み読出しトランジス夛の下では深いことにより
、トランジスタ作用に悪影響を及ぼすことを防止する。
により、ハイシー構造を有する装置の場合その高濃度領
域とつながってほぼ連続した基板と同じ導電型の高濃度
領域を形成し、キャリア捕集効率低下の効果を著しく高
め、書込み読出しトランジス夛の下では深いことにより
、トランジスタ作用に悪影響を及ぼすことを防止する。
以下、この発明の一実施例を図について説明する。
第１図は本実施例になるところのメモリセルの断面図で
ある。図において、１ないし１２は第５図に示す従来構
造の各部と同じであり、１０１はＮ＋−Ｐ接合の空乏層
の伸びを抑えてファネリング現象を抑制するとともに、
キャリアに対して障壁となる高濃度Ｐ型埋込み層である
。
ある。図において、１ないし１２は第５図に示す従来構
造の各部と同じであり、１０１はＮ＋−Ｐ接合の空乏層
の伸びを抑えてファネリング現象を抑制するとともに、
キャリアに対して障壁となる高濃度Ｐ型埋込み層である
。
このメモリセルの電荷蓄積キャパシタではセルプレート
５．キャパシタ絶縁膜４．Ｎ十型電荷蓄積ノード１１か
らなるＭＯＳキャパシタと、Ｎ＋型領領域１１Ｐ型領域
１２からなるＮ＋−Ｐ接合容量（ハイシー構造）とが並
列的に形成されている。また、ハイシーＰ型領域゛１２
とほぼ連続して、高濃度Ｐ型埋込み層１０１が形成され
ている。このため、電荷蓄積キャパシタの下では、ハイ
シーＰ型領域１２と高濃度Ｐ型埋込み層１０１からなる
非常に厚い高濃度Ｐ型領域が存在することになり、アル
ファ線によって誘起されたキャリアがＮ＋＋域４に捕集
されるのを著しく抑制する構造になっている。
５．キャパシタ絶縁膜４．Ｎ十型電荷蓄積ノード１１か
らなるＭＯＳキャパシタと、Ｎ＋型領領域１１Ｐ型領域
１２からなるＮ＋−Ｐ接合容量（ハイシー構造）とが並
列的に形成されている。また、ハイシーＰ型領域゛１２
とほぼ連続して、高濃度Ｐ型埋込み層１０１が形成され
ている。このため、電荷蓄積キャパシタの下では、ハイ
シーＰ型領域１２と高濃度Ｐ型埋込み層１０１からなる
非常に厚い高濃度Ｐ型領域が存在することになり、アル
ファ線によって誘起されたキャリアがＮ＋＋域４に捕集
されるのを著しく抑制する構造になっている。
また、ビット線に接続されるＮ中領域７の下では、高濃
度Ｐ型埋込み層１０１の深さをやや深くしてピーク位置
を１〜２μｍの深さにすることにより、書込み読出しト
ランジスタの電気的緒特性への悪影響、例えば闇値電圧
Ｖｔｈの上昇や基板バイアス効果の増大、接合耐圧の低
下等を引き起こすことがなく、またビット線９に接続さ
れるＮ＋＋域７の接合容量（ビット線容量の一部となる
）の増大を引き起こすこともなく、アルファ線によって
誘起されたキャリアがＮ中領域７に捕集されるのを大幅
に抑制する構造となっている。
度Ｐ型埋込み層１０１の深さをやや深くしてピーク位置
を１〜２μｍの深さにすることにより、書込み読出しト
ランジスタの電気的緒特性への悪影響、例えば闇値電圧
Ｖｔｈの上昇や基板バイアス効果の増大、接合耐圧の低
下等を引き起こすことがなく、またビット線９に接続さ
れるＮ＋＋域７の接合容量（ビット線容量の一部となる
）の増大を引き起こすこともなく、アルファ線によって
誘起されたキャリアがＮ中領域７に捕集されるのを大幅
に抑制する構造となっている。
高濃度Ｐ型埋込み層１０１の形成には、０．７〜２Ｍｅ
Ｖのエネルギーでボロンをイオン注入する方法が最も好
ましい。電荷蓄積キャパシタの下では高濃度Ｐ型埋込み
層１０１の深さを浅くする必要があり、電荷蓄積キャパ
シタ上に減速材となるマスクを形成してからイオン注入
する必要がある。
Ｖのエネルギーでボロンをイオン注入する方法が最も好
ましい。電荷蓄積キャパシタの下では高濃度Ｐ型埋込み
層１０１の深さを浅くする必要があり、電荷蓄積キャパ
シタ上に減速材となるマスクを形成してからイオン注入
する必要がある。
第２図はこの高濃度Ｐ型埋込み層１０１の形成工程を示
す断面図である。この図に示すように、ポリシリコン等
の電極材からなるセルプレート５のパターンを形成して
から高エネルギーのボロンイオン１００を注入すること
により、電荷蓄積キャパシタ下のボロン注入分布を□浅
くすることができる。０．７〜２ＭｅＶのエネルギーで
ボロン注入を行うと、減速材となるセルプレート５のな
い領域では、ボロン注入分布のピークは１．３５〜２．
８μｍの深さに位置する。一方、セルプレート５のある
領域では、セルプレートの厚さを０．５μｍとするとボ
ロン注入分布のピークは０．８５〜２．３μｍとなり、
電荷蓄積領域に対して自己整合的にＰ型埋込み層１０１
を浅くすることができる。なお、ピークの不純物濃度は
ｌ×１０′７ないしｌＸｌ０”’／−の範囲にあること
が望まし°い。
す断面図である。この図に示すように、ポリシリコン等
の電極材からなるセルプレート５のパターンを形成して
から高エネルギーのボロンイオン１００を注入すること
により、電荷蓄積キャパシタ下のボロン注入分布を□浅
くすることができる。０．７〜２ＭｅＶのエネルギーで
ボロン注入を行うと、減速材となるセルプレート５のな
い領域では、ボロン注入分布のピークは１．３５〜２．
８μｍの深さに位置する。一方、セルプレート５のある
領域では、セルプレートの厚さを０．５μｍとするとボ
ロン注入分布のピークは０．８５〜２．３μｍとなり、
電荷蓄積領域に対して自己整合的にＰ型埋込み層１０１
を浅くすることができる。なお、ピークの不純物濃度は
ｌ×１０′７ないしｌＸｌ０”’／−の範囲にあること
が望まし°い。
第３図はビット線Ｎ十領域７の下及び電荷蓄積キャパシ
タの下の不純物濃度分布を、二次イオン質量分析計（Ｓ
Ｉ ＭＳ）を用いて測定した結果であり、（ａ）はビ
ット線Ｎ十領域７の下、（ｂ）は電荷蓄積キャパシタの
下について示している。この図では、ボロンをＩ Ｍ
ｅ Ｖでｔｘｌｏ／ｃｄ注入した場合を示しており、（
ａ）に示すようにビット線Ｎ十領域７ではピーク深さが
１．６７μｍとなっている。このため、Ｎ÷層７と基板
１間の接合耐圧の低下や接合容量の増加はほとんどなく
、また、書込み続出しトランジスタの闇値電圧が上昇す
るという悪影響を引き起こすことなく、効果的にキャリ
アの捕集効率を低下させる埋込みＰ型頭域１０１を形成
することができる。また、（ｂ）に示すように電荷蓄積
キャパシタの下では、高濃度Ｐ型埋込み層１０１とハイ
シーＰ型領域１２とが互いに重なり合って、連続したか
なり厚い（約２μｍ）Ｐ型頭域を形成している。このた
め、アルファ線誘起キャリアの捕集効率を大幅に低下さ
せることができる。
タの下の不純物濃度分布を、二次イオン質量分析計（Ｓ
Ｉ ＭＳ）を用いて測定した結果であり、（ａ）はビ
ット線Ｎ十領域７の下、（ｂ）は電荷蓄積キャパシタの
下について示している。この図では、ボロンをＩ Ｍ
ｅ Ｖでｔｘｌｏ／ｃｄ注入した場合を示しており、（
ａ）に示すようにビット線Ｎ十領域７ではピーク深さが
１．６７μｍとなっている。このため、Ｎ÷層７と基板
１間の接合耐圧の低下や接合容量の増加はほとんどなく
、また、書込み続出しトランジスタの闇値電圧が上昇す
るという悪影響を引き起こすことなく、効果的にキャリ
アの捕集効率を低下させる埋込みＰ型頭域１０１を形成
することができる。また、（ｂ）に示すように電荷蓄積
キャパシタの下では、高濃度Ｐ型埋込み層１０１とハイ
シーＰ型領域１２とが互いに重なり合って、連続したか
なり厚い（約２μｍ）Ｐ型頭域を形成している。このた
め、アルファ線誘起キャリアの捕集効率を大幅に低下さ
せることができる。
第４図は、本発明を用いて形成した１Ｍビットダイナミ
ックメモリ （Ｖｃｃ＝ ５ Ｖ）のソフトエラーを調
べたものであり、埋込み障壁がある場合とない場合につ
いて、ソフトエラー率のサイクルタイム依存性を示して
いる。この図から分かるように、埋込み層を有する場合
、ソフトエラー発生率は埋込み層のない場合に比して約
１００倍以上改善されており、またセルモード、ビット
線モードとも改善されている。
ックメモリ （Ｖｃｃ＝ ５ Ｖ）のソフトエラーを調
べたものであり、埋込み障壁がある場合とない場合につ
いて、ソフトエラー率のサイクルタイム依存性を示して
いる。この図から分かるように、埋込み層を有する場合
、ソフトエラー発生率は埋込み層のない場合に比して約
１００倍以上改善されており、またセルモード、ビット
線モードとも改善されている。
なお、上記実施例ではメモリセルにＮチャネル型の素子
を用いたが、Ｐチャネル型の素子を用いても、ポロンを
リンまたは砒素に変更することにより、上記実施例と同
様の効果を奏する。
を用いたが、Ｐチャネル型の素子を用いても、ポロンを
リンまたは砒素に変更することにより、上記実施例と同
様の効果を奏する。
また、上記実施例ではプレーナ型のキャパシタセルにつ
いて述べたが、本発明は溝堀り型又は積層構造のキャパ
シタセルに対しても同様の効果を奏することはいうまで
もない。
いて述べたが、本発明は溝堀り型又は積層構造のキャパ
シタセルに対しても同様の効果を奏することはいうまで
もない。
以上のように、この発明に係る半導体記憶装置及びその
製造法によれば、電荷蓄積キャパシタの下では浅く、書
込み読出しトランジスタの下では深い、基板と同じ導電
型の高濃度埋込み層を形成するようにしたので、書込み
読出しトランジスタ等の電気特性に悪影響を及ぼすこと
なく、基板と異なる導電型の領域のキャリア捕集効率を
低下させ、ソフトエラーの発生率を大幅に低下させるこ
とができる。
製造法によれば、電荷蓄積キャパシタの下では浅く、書
込み読出しトランジスタの下では深い、基板と同じ導電
型の高濃度埋込み層を形成するようにしたので、書込み
読出しトランジスタ等の電気特性に悪影響を及ぼすこと
なく、基板と異なる導電型の領域のキャリア捕集効率を
低下させ、ソフトエラーの発生率を大幅に低下させるこ
とができる。
第１図はこの発明の一実施例による半導体記憶装置の構
造を示す断面図、第２図はこの発明の一実施例による半
導体記憶装置の製造法を示す断面図、第３図はこの発明
の一実施例による半導体記憶装置の深さ方向濃度分布を
示す図、第４図は本発明によるソフトエラー発生の抑止
効果を示す図、第５図は従来の半導体記憶装置を示す断
面図である。 図において、１はＰ型シリコン基板、２はフィールド酸
化膜、３はチャネルストップＰ十領域、４はキャパシタ
絶縁膜、５はセルプレート電極、６は書込み読出しトラ
ンジスタを構成するワード線、７はビット線に接続され
るＮ十領域、８はコンタクト孔、９はビット線、１１は
ハイシー構造を構成するＮ十領域、１２はハイシー構造
を構成するＰ型頭域、１００はボロンイオン、１０１は
高濃度Ｐ型埋込み層である。 なお図中同一符号は同−又は相当部分を示す。
造を示す断面図、第２図はこの発明の一実施例による半
導体記憶装置の製造法を示す断面図、第３図はこの発明
の一実施例による半導体記憶装置の深さ方向濃度分布を
示す図、第４図は本発明によるソフトエラー発生の抑止
効果を示す図、第５図は従来の半導体記憶装置を示す断
面図である。 図において、１はＰ型シリコン基板、２はフィールド酸
化膜、３はチャネルストップＰ十領域、４はキャパシタ
絶縁膜、５はセルプレート電極、６は書込み読出しトラ
ンジスタを構成するワード線、７はビット線に接続され
るＮ十領域、８はコンタクト孔、９はビット線、１１は
ハイシー構造を構成するＮ十領域、１２はハイシー構造
を構成するＰ型頭域、１００はボロンイオン、１０１は
高濃度Ｐ型埋込み層である。 なお図中同一符号は同−又は相当部分を示す。
Claims (6)
- （１）電荷蓄積キャパシタ及び書込み読出しトランジス
タからなる半導体記憶装置において、半導体基板内部に
該半導体基板と同じ導電型で該半導体基板より濃度の高
い埋込み層を備え、かつ該高濃度埋込み層の深さが上記
電荷蓄積キャパシタの下では浅く、上記書込み読出しト
ランジスタの下では深いことを特徴とする半導体記憶装
置。 - （２）上記電荷蓄積キャパシタがＭＯＳ型キャパシタか
らなり、かつ該ＭＯＳ型キャパシタの上記半導体基板表
面にＰＮ接合容量を並列的に備えたハイシー構造を有し
、該ハイシー構造のＰ型不純物層と上記高濃度埋込み層
とが深さ方向に連続して形成されていることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。 - （３）上記高濃度埋込み層の不純物濃度のピーク値が１
×１０＾１＾７ないし１×１０＾１＾９／ｃｍ＾３の範
囲にあることを特徴とする特許請求の範囲第１項または
第２項記載の半導体記憶装置。 - （４）上記高濃度埋込み層のピーク位置が上記書込み読
出しトランジスタの下で１ないし２μｍの深さにあるこ
とを特徴とする特許請求の範囲第１項ないし第３項のい
ずれかに記載の半導体記憶装置。 - （５）電荷蓄積キャパシタ及び書込み読出しトランジス
タからなる半導体記憶装置の製造法において、 上記電荷蓄積キャパシタとなる領域上にあらかじめ減速
材となるパターンを形成したのち、十分高いエネルギー
で半導体基板と同じ導電型の不純物をイオン注入し、上
記電荷蓄積キャパシタの下には比較的浅い高濃度埋込み
層を、また上記減速材の形成されない上記書込み読出し
トランジスタの下には比較的深い高濃度埋込み層を形成
することを特徴とする半導体記憶装置の製造法。 - （６）上記電荷蓄積キャパシタがＭＯＳ型キャパシタか
らなり、上記減速材が該ＭＯＳ型キャパシタの上記半導
体基板に対向する電極材であることを特徴とする特許請
求の範囲第５項記載の半導体記憶装置の製造法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037482A JP2634163B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体記憶装置 |
| US07/662,989 US5047818A (en) | 1987-02-19 | 1991-02-28 | Semiconductor memory device having buried structure to suppress soft errors |
| US08/296,988 US5883408A (en) | 1987-02-19 | 1994-08-26 | Semiconductor memory device and method for making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037482A JP2634163B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204643A true JPS63204643A (ja) | 1988-08-24 |
| JP2634163B2 JP2634163B2 (ja) | 1997-07-23 |
Family
ID=12498740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62037482A Expired - Lifetime JP2634163B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5047818A (ja) |
| JP (1) | JP2634163B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2634163B2 (ja) * | 1987-02-19 | 1997-07-23 | 三菱電機株式会社 | 半導体記憶装置 |
| US5306939A (en) * | 1990-04-05 | 1994-04-26 | Seh America | Epitaxial silicon wafers for CMOS integrated circuits |
| US5702973A (en) * | 1990-04-05 | 1997-12-30 | Seh America, Inc. | Method for forming epitaxial semiconductor wafer for CMOS integrated circuits |
| JP2851753B2 (ja) * | 1991-10-22 | 1999-01-27 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR100204419B1 (ko) * | 1996-03-29 | 1999-06-15 | 김영환 | 반도체 소자의 제조방법 |
| KR100214843B1 (ko) * | 1996-03-29 | 1999-08-02 | 김주용 | 반도체 소자 및 그의 제조방법 |
| KR100214841B1 (ko) * | 1996-03-29 | 1999-08-02 | 김주용 | 반도체 소자 및 그의 제조방법 |
| JPH118352A (ja) * | 1997-06-14 | 1999-01-12 | Toshiba Microelectron Corp | 半導体集積回路装置及びその製造方法 |
| JPH11224935A (ja) * | 1997-12-02 | 1999-08-17 | Mitsubishi Electric Corp | 半導体集積回路の基板及び半導体集積回路の製造方法 |
| KR100428788B1 (ko) * | 2001-12-03 | 2004-04-28 | 삼성전자주식회사 | 반도체 장치의 커패시터 구조체 및 그 형성 방법 |
| US7115923B2 (en) * | 2003-08-22 | 2006-10-03 | Micron Technology, Inc. | Imaging with gate controlled charge storage |
| DE202006007122U1 (de) * | 2006-05-03 | 2006-09-07 | Retzlaff, Udo, Dr. | Mobiler, transportabler, elektrostatischer Substrathalter aus Halbleitermaterial |
| US7521776B2 (en) * | 2006-12-29 | 2009-04-21 | International Business Machines Corporation | Soft error reduction of CMOS circuits on substrates with hybrid crystal orientation using buried recombination centers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198643A (en) * | 1981-05-29 | 1982-12-06 | Ibm | Semiconductor substrate |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4247862B1 (en) * | 1977-08-26 | 1995-12-26 | Intel Corp | Ionzation resistant mos structure |
| JPS5623771A (en) * | 1979-08-01 | 1981-03-06 | Hitachi Ltd | Semiconductor memory |
| US4506436A (en) * | 1981-12-21 | 1985-03-26 | International Business Machines Corporation | Method for increasing the radiation resistance of charge storage semiconductor devices |
| JPS60154664A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Ltd | 半導体記憶装置 |
| US4745454A (en) * | 1985-01-07 | 1988-05-17 | Advanced Micro Devices, Inc. | High capacity semiconductor capacitance device structure |
| JPS61252658A (ja) * | 1985-05-02 | 1986-11-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62141756A (ja) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62208662A (ja) * | 1986-03-07 | 1987-09-12 | Sony Corp | 半導体記憶装置 |
| JP2634163B2 (ja) * | 1987-02-19 | 1997-07-23 | 三菱電機株式会社 | 半導体記憶装置 |
-
1987
- 1987-02-19 JP JP62037482A patent/JP2634163B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-28 US US07/662,989 patent/US5047818A/en not_active Expired - Lifetime
-
1994
- 1994-08-26 US US08/296,988 patent/US5883408A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198643A (en) * | 1981-05-29 | 1982-12-06 | Ibm | Semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| US5883408A (en) | 1999-03-16 |
| US5047818A (en) | 1991-09-10 |
| JP2634163B2 (ja) | 1997-07-23 |
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