JPS63205967A

JPS63205967A - 半導体素子およびその製造方法

Info

Publication number: JPS63205967A
Application number: JP62037745A
Authority: JP
Inventors: Shinji Uematsu; 真司植松; Takao Waho; 孝夫和保
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1987-02-23
Filing date: 1987-02-23
Publication date: 1988-08-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ＧａＡｓに代表される化合物半導体の電子の
高速伝播作用を利用して、動作速度を極限にまで高めた
半導体素子およびその製造方法に関する。

〔従来の技術〕

従来から、半導体中における電子の高速伝播作用を利用
して高速半導体素子を構成する試みが多くなされている
。特に、キャリアとなる電子を。

１次元内に閉じ込めることができれば、従来型素子の特
性を大幅に上回る素子が実現できる。

例えば、電子の運動を１次元内に閉し込め、散乱の影響
を低減化することによる電子の高移動度化を利用した１
次元ＦＥＴが提案されている。

（エイチ・サカキ、ジャパニーズジャーナルオブアプラ
イド　フィジックス１９　（１９８０年）７３５、エイ
チ・サカキ、プロスイーディング１９８１インターナシ
ヨナルシンポジウムオンガリウムヒ素アントリレイテイ
ドコンパウンド１９８１オオイソ　インスティテユート
　フィジックスコンファランスシリーズ６３　（１９８
２年）２５１（Ｈ，５ａｋａｋｉ。

Ｊｐｎ、　Ｊ、　Ａｐｐｌ、　Ｐｈｙｒ、、　１９（１
９８０）７３５．、　Ｈ，５ａｋａｋｉ。

Ｐｒｏｃ、　１９８１　Ｉｎｔ、　Ｓｙｍｐ、　ｏｎ　
ＧａＡｓ　＆ＲｅｌａｔｅｄＣｏｍｐｏｕｎｄ、　　１
９８１．　０ｉｓｏ、　　Ｉｎ５ｔ、　　Ｐｈｙｓ、　
　Ｃｏｎｆ、　　Ｓｅｒ、。

６３（１９８２）２５１．）したがって、この種の超高速素子を実現するためには、
チャネル領域内で電子をドブロイ波長である数十ｎｍ以
下に１次元的に閉じ込めるポテンシャル構造特性を実現
する必要がある。

さらに、電気的特性を損なう重要な要因となる表面界面
の影響を低減化することが、微細化に伴い本質的に必要
となる。

従来から、この種の素子実現のため、多くの構造が提案
されているが、以下に説明するように、いずれも上記の
要求条件、すなわち、実質上１次元チャネルと見なせる
ほど小さな断面を有するチャネルを形成する点を満足す
る解決策は見い出されておらず、素子は実現されていな
い。

従来法による第１の例を第４図に示す。

４１は半絶縁性Ｇ　ａ　Ａ　ｓ基板、４２はノンドープ
ＧａＡｓ層（バッファ層）、４４はｎ型Ａｎ　Ｇ　ａ　
Ａ　ｓ層、４５はゲート電極、４３は誘起されたキャリ
アガスである。

この構造は、例えば、公知の方法に基づき、半絶縁性Ｇ
ａＡｓ基板４１上に、ノンドープＧａＡｓ層４２、ｎ型
Ｍ　Ｇ　ａ　Ａ　ｓ層４４を順次、分子線エピタキシャ
ル（ＭＢＥ）結晶成長法によって形成し、さらに。

ゲート電極４５を堆積し所望の寸法に加工した後、メサ
エッチングすることによって形成できる。ＡｆｌＧ　ａ
　Ａ　ｓ層４４に適度に不純物をドーピングしておくと
、Ｇ　ａ　Ａ　ｓ　７ｆｊ　４２層内のＭ　Ｇ　ａ　Ａ
　ｓ層４４との界面部分にキャリアガス４３が誘起され
、チャネル領域として作用するにの作用はＨＥＭＴにお
いて公知の事実である。

この構造における。電子を閉じ込めるポテンシャル構造
は、縦方向がＧ　ａ　Ａ　ｓ層４２とＡｆＪ、　Ｇ　ａ
　Ａ　ｓ層４４の電子親和力の差およびＧａＡｓ層４２
内の空間電荷によって規定され、横方向がメサエッチン
グによるＧａＡｓ層４２の形状、すなわちＧａＡｓ層４
２と真空中の電子状態の差（エネルギー準位の差）によ
って規定される。

〔発明が解決しようとする問題点〕

しかし、この構造においては、メサエッチングによる横
方向のポテンシャル構造を規定する方法に問題があった
。

この構造でキャリアガス領域４３の横方向の広がりを狭
め、１次元的な閉じ込め効果を高めるためには、エツチ
ング工程におけるマスクの微細化、サイドエツチングの
利用など、エツチング技術に依存することになり、数十
ｎｍ以下の微細化構造を実現するには大きな困難があっ
た。

一方、化合物半導体においては表面あるいは界面の安定
化が困難であることは広く知られており。

表面にトラップ順位が生じ、電流値にドリフト減少が見
られるなど、電気特性が劣化する。したがって、もしエ
ツチング技術を駆使して微細構造が実現できたとしても
１本構造の横方向が表面であるため、その安定化を図る
必要があるが、現在、表面安定化のための有効な手段が
見い出されていないという問題点があった。

従来法による第２の例を第５図に示す。

５１は半絶縁性ＧａＡｓ基板、５２．５４はノンドープ
Ａｌ１Ｇ　ａ　Ａ　ｓ層、５３はノンドープＧａＡｓ層
、５５はｎ型ＡｆＬ　Ｇ　ａ　Ａ　ｓ層、５６は形成さ
れたチャネル領域、５７はゲート電極である。

この構造は、例えば、公知の方法に基づき、半絶縁性Ｇ
　ａ　Ａ　ｓ基板５１上に、ノンドープＡＡＧａＡｓＪ
１５２、ノンドープＧａＡｓ層５３、ノンドープＡｎ　
Ｇ　ａ　Ａ　ｓ層５４を順次ＭＢＥ結晶成長法によって
形成した後。

メサ加工をして、さらにｎ型Ａｌｌ　Ｇ　ａ　Ａ　ｓ層
５５を再成長させ、ゲート電極５７を堆積してさらに適
当なマスクによって加工することによって得られる。Ａ
ｎＧａＡｓ層５５に適度に不純物をドーピングしておく
と、ＧａＡｓ層５３層内のＭ　Ｇ　ａ　Ａ　ｓ層５５と
の境界部分にキャリアガス５６が誘起され、チャネル領
域として作用する。

この例におけるポテンシャル構造では、縦方向がＭＧ　
ａ　Ａ　ｓ層５２．５４とＧａＡｓ層５３の電子親和力
の差で規定され、横方向はＡＱ　Ｇ　ａ　Ａ　ｓ層５５
とＧａＡｓ層５３の電子親和力の差およびＧａＡｓ層５
３の空間電荷によって規定される。この構造では、閉じ
込め作用を持つポテンシャルが、積１膜厚の制御精度の
みにしか依存していないために、原理的には数十ｎｍ以
下の微細化構造を実現することが可能であり、電子の特
に横方向の閉じ込めに関して、第４図に示した前述の例
に比較して優れている。

しかし、この構造は、エッチ部分を利用しているため、
エツチングおよびＡｎ　Ｇ　ａ　Ａ　ｓ層５５の再成長
の工程を必要とし、高度の製作技術を要するという問題
点があった。

′　また、エッチ部分を形成するため、工程中にチャネ
ル領域となるＧ　ａ　Ａ　ｓ層５３の端面がエツチング
雰囲気、大気等にさらされることから、端面部分の表面
安定化処理を行う必要がある。しかし、第１の従来例で
も述べた通り、化合物半導体においては表面あるいは界
面の安定化が困難であることは広く知られており、表面
にトラップ順位が生じ。

電流値にドリフト現象が見られるなど、電気的特性が劣
化するが、現在、表面安定化のための有効な手段が見い
出されていないという、重大な問題点があった。

本発明の目的は、電子を閉じ込めるポテンシャル構造の
横方向寸法を数＋ｎｍ程度以下に微細化する場合の問題
点であった、微細化構造形成の困難さ１表面の安定化処
理の困難さの点を解決した細線チャネル構造と、これを
利用した１次元ＦＥＴ構造を提供することにある。

〔問題点を解決するための手段〕

本発明は、超格子層中に不純物を選択的にドーピングし
た後、熱処理によって形成したチャネル誘起用領域と、
これに接して、誘起されたキャリア蓄積層またはキャリ
ア反転層からなるチャネル領域とを有することを最も主
要な特徴とする。

従来の技術とはチャネル領域内の電子の横方向の拡がり
を空間的に規定するポテンシャル構造を得るための方法
として、エツチング技術ではなく、選択ドーピング後の
熱処理によってチャネル誘起用領域を形成することが異
なる。すなわち、従来のＨＥＭＴ、または逆ＨＥＭＴ型
と呼ばれる素子は、チャネル誘起用領域の上面、または
下面に接する部分にチャネルが形成されていたのに対し
、本発明では、チャネル誘起用領域の側面に接する部分
に、極微小幅のチャネルが形成されている点が異なる。

〔実施例〕

実施例　１第１図（ａ）、（ｂ）は本発明の第１の実施例を示す図
である。本実施例は、１次元ＦＥＴを示したものであり
、（ａ）は形成した１次元ＦＥＴを基板の上部方向から
見た平面図、（ｂ）は（、）のゲート電極近傍の断面図
である。

１．２は、それぞれソース電極、およびドレイン電極で
あり、例えば、ＡｕＧｅ／Ｎｉオーミック電極である。

なお、その下にあるソース、ドレイン領域は図示省略し
である。３は、例えば、Ｔｉ／Ａｕ、または、ＷＳｉを
膜厚０．３岬程度堆積して得られるゲー１へ電極である
。この構造によって、チャネル誘起用領域４によって誘
起された電子の濃度をゲート電極３のバイアス電位で制
御することが可能となり、ＦＥＴ動作が得られる。すな
わち、ゲート電極の発生する電気力線がチャネル領域と
その周囲との電位関係を変化させることにより、ゲート
による制御が可能となる。

以下の説明で詳しく述べるように、この構造においては
、チャネル誘起用領域４によって誘起されるチャネル領
域５の幅を１０ｎｍ以下に低減化できるため、ゲート電
極３の膜厚を１０ｎｍ以下に、例えば公知のＭＢＥ法等
により形成すれば電子が実質的に１次元的に閉じ込めら
れ、電子の移動度が増大し、ＦＥＴの相互コンダクタン
スも増大する。

次に、（ｂ）図を用いて、さらに詳しくゲート電極３下
の断面構造を説明する。

６は半絶縁性ＧａＡｓ基板、７．９はノンドープＡｌｌ
　Ｇ　ａ　Ａ　ｓ層、８はノンドープＧａＡｓ層で、分
子線エピタキシャル法によって半絶縁性ＧａＡｓ基板６
の上に成長したものである。各々の層の厚さは１次元構
造を作るために１０ｎｍ以下が望ましい。Ａｌの組成比
は任意であるが、Ａｎの組成が高すぎると結晶の品質が
低下するので、０．３〜０．５程度が望ましい。チャネ
ル誘起用領域４は、１０”ａ！１−”以上の濃度のｎ型
不純物、例えばＳｎ、Ｓｉを選択的にドーピングした後
、熱処理を行うことによって混晶化したｎ型領域である
。

チャネル誘起用領域４の形成において、ドーピングした
後、熱処理によって混晶化および活性化を行うわけであ
るが、混晶化領域は活性化しにくいことが知られており
、９００〜１０００℃の高温アニールが必要である。こ
のような高温においても、例えば、ＡＱＧａＡｓ層７と
Ｇ　ａ　Ａ　ｓ層８との間のへテロ界面の急峻性を保持
する熱処理方法としては、短時間で熱処理を行うことの
できるランプアニール法がより望ましい製作方法である
。

チャネル誘起用領域４がチャネル領域５を誘起するには
、チャネル誘起用領域４とＧ　ａ　Ａ　ｓ層８との界面
が急峻でなければならず、界面のダレは２０ｎｍ以下に
抑えねばならない。チャネル誘起用領域４の形成におけ
る選択ドーピングの方法として、イオン注入法を用いる
場合、注入方向に対して横方向にもイオンは拡がる。一
方、チャネル誘起用領域４の形成において熱処理を行う
が、これによってドーピングされたｎ型不純物は約５ｎ
ｍ拡散する。したがって、イオンの拡がりが１５ｎｍ以
下になるように注入エネルギーを選ぶ必要がある。例え
ば、Ｓｎでは１５０ｋｅＶ以下、Ｓｌでは２０ｋｅＶ以
下の注入エネルギーとする必要がある。

５は、チャネル誘起用領域４によって誘起されたチャネ
ル領域である。チャネル誘起用領域４よりＧａＡｓ層８
の電子親和力が大きく、かつ、チャネル誘起用領域４は
ｎ型であるため、チャネル誘起用領域４に供給された電
子は、チャネル誘起用領域４からＧ　ａ　Ａ　ｓ層８へ
移動し、キャリア蓄積層またはキャリア反転層からなる
チャネル領域５を形成する。この機構は、ＨＥＭＴデバ
イスなどでよく知られている。ＧａＡｓ層８に高純度層
を利用することにより、チャネル領域５内を走行する電
子の不純物散乱に起因する平均自由工程は増大し、電気
的特性が大幅に改善されることは、ＨＥＭＴにおいて公
知の事実である。

この構造の大きな特長は、ポテンシャル構造が。

縦方向がＭ　Ｇ　ａ　Ａ　ｓ層７．９とＧ　ａ　Ａ　ｓ
層８の電子親和力の差で規定され、横方向が混晶化領域
４とＧａＡｓ層８の電子親和力の差およびＧａＡｓ層８
の空間電荷で規定されている点である。この構造では、
閉じ込め作用を持つポテンシャルが、積層膜厚の制御精
度のみにしか依存していないために、１０ｎｍ以下の微
細化構造を実現することが可能であり、電子の特に横方
向の閉じ込めに関して優れている。　さらに、その形成
過程および最終的な構造において結晶の表面が、大気、
エツチング雰囲気などに露出されないため、表面の安定
化処理が必要ないことも、この構造によってもたらされ
た大きな効果の１つである。

実施例　２第２図は本発明の第２の実施例を示す平面図である。

２１．２２はそれぞれソース、ドレイン電極、２３はゲ
ート電極、２４はチャネル誘起用領域、２５はチャネル
誘起用領域によって誘起されたチャネル領域である。本
実施例は、第１図（、）において、チャネル誘起用領域
を平面構造において複数個値べて設けたものである。チ
ャネル誘起用領域の形成において１選択的にドーピング
を行うには、例えば、マスクを用いる通常のイオン注入
法、熱拡散法などの方法の他に、より望ましい製作方法
として、集束イオンビーム装置により発生させたイオン
ビームによるイオン注入を用いる方法がある。

チャネル誘起用領域２４を１組のソース、ゲートおよび
ドレイン電極に対して複数個設ける場合、例えば、マス
クを用いる通常のイオン注入法では、１−ごとに設ける
ことができる。一方、集束イオンビームを用いれば、０
４ｌＪＪｔｎごとに設けることができるため、マスクを
用いる通常のイオン注入法に比べて１０倍の密度でチャ
ネル誘起用領域を設けることができ、したがって、ＦＥ
Ｔの相互コンダクタンスも著しく増大する。

実施例　３第３図は本発明の第３の実施例を示す断面図である。

３Ｇは半絶縁性ＧａＡｓ基板、３９はノンドープＡｆｌ
Ｇ　ａ　Ａ　ｓ層、３８はノンドープＧａＡｓＭ、３４
はチャネル誘起用領域、３５はチャネル誘起用領域３４
によって誘起されたチャネル領域、３３はゲート電極で
ある。

本実施例は、第１図（ｂ）において、Ａｎ　Ｇ　ａ　Ａ
　ｓ層７．９ではさまれたＧ　ａ　、Ａ　ｓ層８を複数
層設け。

ＡＤ、Ｇ　ａ　Ａ　ｓ層９がＡＱ　Ｇ　ａ　Ａ　ｓ層７
を兼ねた構造であり、ＧａＡｓ／ＡＱＧａＡｓ超格子を
、例えば１０ｎｍ周期で形成し、その後上述と同様の方
法で一次元ＦＥＴを作成したものである。この場合、チ
ャネル領域３５は、ＧａＡｓ層３８ごとに形成されるた
め、チャネル数が増え、コンダクタンスが増大すること
は明らかである。すなわち、本構造は、断面構造におい
て、チャネルを複数化したものである。

混晶化領域３４において、混晶化の起こる縦方向の深さ
は、イオン注入の平均射影飛程の約２倍までの範囲であ
る。したがって、例えば、Ｓｎイオンを１５０ｋｅＶの
エネルギーで注入した場合、８０ｎｍの深さまで、すな
わち、例えば、１０ｎｍ周期の超格子では第８層までし
か混晶化領域３４をつくることができない。同様にＳｉ
を用いた場合は、第６層までしか混晶化領域３４をつく
ることができない。

さらに、多層の超格子において１次元ＦＥＴを作成する
場合には、真空を破らずに搬送できる“ように結合され
た集束イオンビーム装置と分子線エピタキシャル装置を
用いて、多層超格子の成長後、真空を破らずに集束イオ
ンビーム装置へ搬送し、３４の領域へのイオン注入を行
い、さらに、真空を破らずに再び分子線エピタキシャル
装置へ搬送して多層超格子を再成長させた後、再度真空
を破らずに集束イオンビーム装置へ搬送し、３４の領域
へのイオン注入を行う。この過程を繰返すことにより任
意の厚さの多層超格子においても１次元ＦＥＴを作成す
ることができる。

以上の説明においては、例としてＧａＡｓ、Ｍ　Ｇ　ａ
　Ａ　ｓ層を用いたが、電子親和力の大小関係がこの組
合せと同様のへテロ構造、例えば、ＩｎＰ／ＩｎＧａＡ
ｓ、ＩｎＧａＡｓ／ＩｎＡＱＡｓなどの組合せを利用し
ても、同様の効果が得られることは明らかである。また
、チャネル誘起用領域は、製造技術の容易さから、積層
体のすべての構成層中に貫通して形成した例を示したが
、ＧａＡｓからなる第２の層のみに形成する方法を用い
てもよいことは言うまでもない。

〔発明の効果〕

以上説明したように、本発明においては、チャネル領域
の横方向の拡がりが、空間電荷で規定され、閉じ込め作
用を持つポテンシャルが、積層膜厚の制御精度のみにし
か依存していないため、（１）１０ｎｍのチャネル領域
まで形成できる。

（２）形成過程および最終的な構造において結晶の表面
が、大気、エツチング雰囲気などに露出されない構造で
あり、表面の安定化処理が必要ない。

（３）１次元ＦＥＴを形成し、超高速動作を実現できる
。

という効果がある。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の第１の実施例の半導体
素子の平面図および断面図、第２図は本発明の第２の実
施例の半導体素子の平面図、第３図は本発明の第３の実
施例の半導体素子の断面図。第４図は従来の半導体素子の第１の例の断面図、第５図
は従来の半導体素子の第２の例の断面図である。１．２１・・・ソース電極２．２２・・・ドレイン電極３．２３．３３．４５．５７・・・ゲート電極４．２４
．３４・・・チャネル誘起用領域５．２５．３５・・・
チャネル領域６．３６．４１．５１・・・半絶縁性ＧａＡｓ基板７．
９．３９−・・ノンドープＡｆＬ　Ｇ　ａ　Ａ　ｓ層８
．３Ｌ＝ノンドープＧ　ａ　Ａ　ｓ　７Ｊ４２・・・ノ
ンドープＧ　ａ　Ａ　ｓ層４４−ｎ型Ａｌｌ　Ｇ　ａ　
Ａ　ｓ層４３・・・キャリアガス領域５２、５４−・・ノンドープＡｎ　Ｇ　ａ　Ａ　ｓ層５
３・・・ノンドープＧａＡｓ層５５−＝ｎ型Ｍ　Ｇ　ａ　Ａ　ｓ層５６・・・チャネル領域特許出願人　　日本電信電話株式会社代理人弁理士　　甲　村　純之助１Ｐ１　　図（Ｑ）（ｂ） −１’２図才４に２−５図

Claims

【特許請求の範囲】１、第１の半導体層（７）と、該第１の半導体層より電
子親和力の大きい第２の半導体層（８）と、該第２の半
導体層より電子親和力の小さい第３の半導体層（９）と
が順次積層された積層体を基板（６）上に有し、該積層
体中の一部に、少なくとも上記第２の半導体層（８）の
上面から下面に至る深さに不純物をドープして形成され
た該第２の半導体層（８）より電子親和力の小さいチャ
ネル誘起用領域（４）と、上記第２の半導体層（８）中
にあって、上記チャネル誘起用領域（４）に接して誘起
されるチャネル領域（５）と、当該チャネル領域（５）
に電気力線の及ぶ所定の位置に設けられたゲート電極（
３）と、上記チャネル領域（５）の長さ方向の両端に設
けられたソース領域およびドレイン領域と、上記ソース
領域およびドレイン領域にそれぞれ連接して設けられた
ソース電極およびドレイン電極とを少なくとも含むこと
を特徴とする半導体素子。２、上記チャネル誘起用領域によって誘起される上記チ
ャネル領域が上記基板面方向に複数本設けられ、かつ該
複数本のチャネル領域に共通に上記ソース領域およびド
レイン領域が連接され、さらに、上記複数本のチャネル
領域を同時に制御するように上記ゲート電極が設けられ
ていることを特徴とする特許請求の範囲第１項記載の半
導体素子。３、上記基板上に上記積層体がその膜厚方向に多数個積
層され、かつ、上記第３の半導体層が、上側の上記積層
体の上記第１の半導体層を兼ねており、ゆえに、上記第
２の半導体層と、該第２の半導体層より電子親和力の小
さい半導体層とが、交互に積層され、上記チャネル誘起
用領域によって誘起される上記チャネル領域が上記膜厚
方向に複数本設けられ、かつ、上記複数本のチャネル領
域に共通に上記ソース領域およびドレイン領域が連接さ
れ、さらに、上記複数本のチャネル領域を同時に制御す
るように上記ゲート電極が設けられていることを特徴と
する特許請求の範囲第１項記載の半導体素子。４、上記チャネル誘起用領域が、少なくとも１個の上記
積層体の上面から下面に至る深さに形成されていること
を特徴とする特許請求の範囲第１項ないし第３項のいず
れかに記載の半導体素子。５、上記第２の半導体層の厚さが１０ｎｍ以下であり、
上記チャネル領域の膜厚方向にもキャリアとなる電子が
１次元的に閉じ込められていることを特徴とする特許請
求の範囲第１項または第３項記載の半導体素子。６、半導体基板（６）上に、Ａｌの組成比を０．３〜０
．５としたＡｌＧａＡｓからなる第１の半導体層（７）
と、ＧａＡｓからなる第２の半導体層（８）と、上記第
１の半導体層と同一組成の第３の半導体層（９）とから
なる積層体を少なくとも上記３層を単位として膜厚方向
に少なくとも１組積層する工程と、ＧａＡｓに対してｎ
型不純物となる元素を１０＾１＾７ｃｍ＾−＾３以上の
濃度で少なくとも上記第２の半導体層中にドーピングし
て混晶化し、９００〜１０００℃の短時間のランプアニ
ール熱処理を行って、チャネル誘起用領域（４）を形成
する工程を少なくとも含むことを特徴とする半導体素子
の製造方法。