JPH0243766A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置の製造方法に関し、特に溝型構
造のキャパシタを有するダイナミックＲＡＭに係わる。

（従来の技術） 従来、この種の半導体記憶装置は、第３図（ａ）、（ｂ
）に示すような製造工程で形成している。まず（ａ）図
に示すように、例えばｐ型シリコン基ＩＮＩの主面上に
フィールド酸化膜２を選択的に形成する。次に、全面に
ＣＶＤ−３ｉ０２膜を形成してパターニングした後、こ
のＣＶＤ−５ｉ　０２膜をマスクにして前記シリコン基
板ｌをエツチングすることにより溝３を形成する。続い
て、前記ＣＶＤ−３ｉ０２膜を除去し、前記溝３内のシ
リコン基板ｌの表面、及び溝３の開口部のシリコン基板
１表面にキャパシタの一方の電極として働くｎ＋＋不純
物層４を形成する。引き続き、熱酸化によりシリコン基
板１の主面上及び前記溝３内のシリコン基板１表面にキ
ャパシタ酸化膜５を２００人程人程厚さに形成し、この
キャパシタ酸化膜５上に電極材料となる多結晶シリコン
膜６を４０００人程度０厚さに形成する。

次に、（ｂ）図に示すように、ＲＩＥ法を用いて前記多
結晶シリコン膜６を選択的に除去し、キャパシタの他方
の電極６ａを形成する。この際のエツチング時間は、除
去すべき部分の多結晶シリコン膜６が残存されないよう
に、４０００人の厚さの多結晶シリコン膜を除去するた
めのエツチング時間に３０膜程度加えた時間で行なう。

続いて、転送用トランジスタの形成予定領域の前記キャ
パシタ酸化膜５を除去して前記シリコン基板ｌを露出さ
せ、この露出面上にゲート酸化膜７、及び転送ゲート電
極８を順次形成する。そして、前記転送ゲート電極８の
両側のシリコン基板ｌ中にｎ＋型抵拡散層ら成るドレイ
ン領域９、及びソース領域ＩＯを形成する。

ところで、上記のようなダイナミックＲＡＭにあっては
、例えばソフトエラーを防止するために、できるだけ大
きなキャパシタ容量を確保することが望ましい。しかし
ながら、近年の半導体素子の集積度の向上に伴って大き
なキャパシタ容量を確保することがしだいに困難になっ
てきている。

このような要求を満たすためには、溝３をより深くする
かキャパシタ酸化膜５をより薄くする必要がある。しか
し、溝３を深く形成すると溝３内の洗浄が困難となる等
の新たな問題が生ずるため、溝３を深くするのには限界
がある。また、キャパシタ酸化膜５を薄くすると、多結
晶シリコン膜６をエツチングしてキャパシタ電極６ａを
形成する際、多結晶シリコン膜６下のキャパシタ酸化膜
５の厚さがキャパシタ以外の箇所でも同じく薄くなるた
め、エツチング選択比（多結晶シリコン膜／キャパシタ
酸化膜）が８くらいの場合には、酸化膜５がエツチング
されてしまい、シリコン基板１にダメージを与える。こ
のため、転送用トランジスタの特性劣化を招く欠点があ
る。

（発明が解決しようとする課題） このように、従来の半導体記憶装置の製造方法では、キ
ャパシタ容量を確保するために、溝を深く形成するのに
は限界があり、キャパシタ酸化膜を薄くするとキャパシ
タ電極のパターニング時に半導体基板にダメージを与え
る欠点がある。

よって、本発明の目的は、半導体基板にダメージを与え
ることなく、キャパシタ酸化膜を薄くして大きなキャパ
シタ容量を確保できる半導体記憶装置の製造方法を提供
することである。

［発明の構成］ （課題を解決するための手段とその作用）すなわち、本
発明においては、上記の目的を達成するために、半導体
基板上に選択的に素子分離領域を形成し、この素子分離
領域によって分離された素子領域の前記半導体基数上に
第１の絶縁層を形成した後、この絶縁層を選択的に除去
して前記半導体基板の一部を露出させる。続いて、°前
記半導体基板の露出面上に前記第１の絶縁層よりも薄い
第２の絶縁層を形成した後、全面に導電層を形成する。

その後、この導電層を前記第２絶縁層上の全て及び端部
が前記第１の絶縁層上に残置するようにパターニングす
ることによりメモリセルキャパシタの一方の電極を形成
する。そして、前記半導体基板の素子領域に一端が前記
メモリセルキャパシタに接続される転送用トランジスタ
を形成している。

このような製造方法では、半導体基板をキャパシタ酸化
膜としての第２の絶縁層よりも厚い第１の絶縁層で保護
した状態でキャパシタの一方の電極としての導電層をパ
ターニングするので、キャパシタ酸化膜としての第２の
絶縁層を薄く形成しても半導体基板にダメージを与える
ことはない。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図（ａ）〜（ｄ）は、半導体記憶装置の一例として
溝型のキャパシタを何するダイナミックＲＡＭの製造工
程を順次示している。

まず、（ａ）図に示すように、例えばｐ型のシリコン基
板ｌの主面上にフィールド酸化膜２を選択的に形成する
ことにより、このフィールド酸化膜２で分離された素子
領域を形成する。そして、前記素子領域のシリコン基板
１上に厚さ　１００人の熱酸化膜３を形成した後、この
シリコン基板ｌの表面領域に選択的に不純物をイオン注
入してｎ中型不純物層４を形成する。次に、全面に厚さ
１００人のシリコン窒化膜５、及び厚さ５０００人のＣ
ＶＤ−５ｉ０２膜６を順次堆積形成する。続いて、パタ
ーニングの行なわれたフォトレジスト膜（図示せず）を
マスクにして、ＲＩＥ法により前記ＣＶＤ−３ｉ０２膜
６、窒化膜５、及び熱酸化膜３を順次除去する。さらに
、前記ＣＶＤ−５ｉ０２膜６をマスクとして前記シリコ
ン基数１をエツチングし、開孔部がｎ＋型不純物層４内
に位置する溝７を形成する。

次に、残存されているＣＶＤ−３ｉ０２膜６を除去し、
（ｂ）図に示すように前記溝７内に沿ったシリコン基板
ｌ中にｎ＋型不純物層８を形成する。その後、前記窒化
膜５をマスクにしてシリコン基板ｌの露出面を選択酸化
し、前記溝７内の基板１の表面にキャパシタ酸化膜９を
７０人程度の厚さに形成する。その後、全面に多結晶シ
リコン膜ｌＯを４０００人程度０厚さに堆積形成する。

次に、上記多結晶シリコン膜１０上にフォトレジストを
塗布し、パターニングを行なってレジストパターン（図
示せず）を形成する。そして、このレジストパターンを
マスクとしてＲＩＥ法により前記多結晶シリコン膜１０
を選択的に除去し、キャパシタ電極１０ａを形成すると
（Ｃ）図に示すようになる。

このキャパシタ電極１０ａのパターニング時、前記窒化
膜５、及び熱酸化膜３はそれぞれキャパシタ酸化膜９よ
りも充分に厚く形成されているので除去されてしまうこ
とがなく、シリコン基板ｌへのダメージを抑制できる。

次に、転送用トランジスタの形成予定領域に残存されて
いる前記窒化膜５、及び熱酸化膜３を除去した後、（ｄ
）図に示すようにシリコン基板１の露出面を熱酸化して
厚さ　２００人のゲート酸化膜１１を形成する。前記キ
ャパシタ電極１０ａの表面に酸化膜を形成した後、全面
に多結晶シリコン膜を形成する。そして、この多結晶シ
リコン層上にレジストパターン（図示せず）を形成し、
このレジストパターンをマスクにして前記多結晶シリコ
ン膜をＲＩＥ法を用いてエツチングすることによりゲー
ト電極１２を形成する。この時、前記ゲート酸化膜１１
がエツチングされる可能性があるが、この酸化膜１１は
キャパシタ酸化膜９に比べて充分厚いので、シリコン基
板１にダメージを与える心配はない。そして、前記ゲー
ト電極１２をマスクにして前記シリコン基板ｌの主面に
リンをイオン注入し、アニーリングを行なってｎ＋型の
ドレイン領域１３、及びソース領域１４を形成する。こ
の際、前記ソース領域１４は、前記ｎ＋型不純物層４を
介してメモリセルキャパシタの一方の電極として働くｎ
＋型不純物層８に接続される。

さらに、図示はしないが仝而にＣＶＤ ５ｉ０２膜を形成し、前記ドレイン領域１３上のＣＶＤ
−３ｉ０２膜にコンタクトホールを設ける。

そして、前記ＣＶＤ−５ｉ０２膜上にＡΩ膜からなるビ
ット線を形成し、このビット線と前記ドレイン領域１３
とを前記コンタクトホールを介して電気的に接続する。

このように形成されたメモリセルにおいて、前記キャパ
シタ電極１０ａを例えば０■の一定電位にしておけば、
転送用トランジスタＴのオン、オフによりメモリセルキ
ャパシタＣへの情報の書込み、及び読み出しの制御が行
なえる。

このような製造方法によれば、多結晶シリコン膜ｌＯを
パターニングしてキャパシタ電極１０ａを形成する際に
、転送用トランジスタＴの形成予定領域における第１の
絶縁層（熱酸化膜３．窒化膜５）の膜厚を厚くできるの
でシリコン基板ｌへのダメージを抑制できる。しかも、
キャパシタ酸化膜９の膜厚は任意に選べ、充分に薄く形
成できるので大きなキャパシタ容量を確保できる。

なお、上記実施例では窒化膜５を用いた選択酸化により
キャパシタ酸化膜９を形成したが、窒化膜５を用いずに
酸化膜３をマスクとして酸化を行ない、キャパシタ酸化
膜９を形成しても良い。

また、キャパシタ絶縁膜９をパターニングした後、転送
用トランジスタの形成予定領域に残存されている熱酸化
膜３及び窒化膜５を除去して新たにゲト酸化膜１１及び
ゲート電極Ｉ２を形成したが、第２図に示すように前記
第１図（ｂ）における熱酸化膜３と窒化膜５を残ａさせ
てゲート絶縁層として用い、多結晶シリコン層１０をパ
ターニングしてキャパシタ電極１０ａと同じ多結晶シリ
コン層１０でゲート電極１０ｂを形成しても良い。

［発明の効果］ 以上説明したように、本発明によれば次のような効果が
ある。

キャパシタ酸化膜を薄く形成しても転送用トランジスタ
の形成予定領域上の絶縁層の膜厚を厚（できるので、多
結晶シリコン膜をパターニングしてキャパシタ電極を形
成する際にシリコン基板へのダメージを抑制できる。し
かも、キャパシタ酸化膜は薄く形成するので大きなキャ
パシタ容量を確保でき、高集積化にともなうソフトエラ
ー等の問題も防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体記憶装置の製
造方法について説明するための断面図、第２図は本発明
の他の実施例について説明するための断面図、第３図は
従来の半導体記憶装置の製造方法について説明するため
の断面図である。 ・・・ｐ型シリコン基板、２・・・フィールド酸化膜、
３・・・熱酸化膜（第１の絶縁層）４．８・・・ｎ＋型
不純物層、５・・・シリコン窒化膜（第１の絶縁層）　
　６・・・ＣＶＤ−５ｉ０２膜、７・・・溝、９・・・
キャパシタ酸化膜（第２の絶縁層）、１０・・・多結晶
シリコン膜（導電層）　　ｌＯａ・・・キャパシタ電極
、ＩＯｂ　、　１２・・・ゲート電極、１１・・・ゲー
ト酸化膜、１３・・・ドレイン領域、１４・・・ソース
領域、Ｔ・・・転送用トランジスタ、Ｃ・・・メモリセ
ルキャパシタ。 出願人代理人　弁理士　鈴江武彦 第１図 第 図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上に選択的に素子分離領域を形成する
   工程と、この素子分離領域によって分離された素子領域
   の前記半導体基板上に第１の絶縁層を形成する工程と、
   この絶縁層を選択的に除去して前記半導体基板の一部を
   露出させる工程と、前記半導体基板の露出面上に前記第
   １の絶縁層よりも薄い第２の絶縁層を形成する工程と、
   全面に導電層を形成する工程と、この導電層を前記第２
   の絶縁層上の全て及び端部が前記第１の絶縁層上の一部
   に残置するようにパターニングすることによりメモリセ
   ルキャパシタの一方の電極を形成する工程と、前記半導
   体基板の素子領域に一端が前記メモリセルキャパシタに
   接続される転送用トランジスタを形成する工程とを具備
   することを特徴とする半導体記憶装置の製造方法。
2. （２）前記第１の絶縁層は、前記素子領域の半導体基板
   上に形成される熱酸化膜と、この熱酸化膜上に形成され
   る耐酸化性膜との積層構造から成り、前記耐酸化性膜を
   選択酸化のマスクとして用いることにより前記第２の絶
   縁層を形成することを特徴とする請求項１記載の半導体
   記憶装置の製造方法。
3. （３）前記転送用トランジスタは、前記第１の絶縁層を
   ゲート絶縁膜として用いることを特徴とする請求項１記
   載の半導体記憶装置の製造方法。