JPS63123147A

JPS63123147A - 記憶装置のチエツク回路

Info

Publication number: JPS63123147A
Application number: JP61269012A
Authority: JP
Inventors: Masayuki Katori; 香取　雅之; Shoji Yamaguchi; 山口　彰治
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-11-12
Filing date: 1986-11-12
Publication date: 1988-05-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は電算機システムを構成する記憶装置のチェック
回路に関し、特に電算機システムの特定の動作状態、例
えば試験、あるいは点検等を実施する際、記憶装置に実
装される複数の記憶ユニット中一部の記憶ユニットが取
り外された状態においても、所謂”パトロール”動作と
拮抗することなく、試験、点検が実施出来るよう改良さ
れた記憶装置のチェック回路に関するものである。

〔産業上の利用分野〕

電算機システムの応用分野が広がるにつれて、その社会
に対する影響が大となり、特に社会に密着したシステム
、例えばバンキングシステム、座席予約システム等に一
旦障害が発生するとその影響は甚大、深刻なものとなり
得る。このため、電算機システムは運転中も常に、自動
的に内部の各部分のチェックを実行し、障害の発生前、
あるいは発生しても被害の拡大しない前に対応処置を講
する機能を持つのが常識となっている。

〔従来の技術〕

電算機システムの構成要素中、記憶装置、特に主記憶装
置に障害が発生すると、その影響は深刻で、誤動作、シ
ステム停止等の事態に発展する場合もある。このため記
憶装置は常時その読み出しデータをチェックし、エラー
の発生時にはＥＣＣコードによるデータの復元、或いは
システムに対して通知する等の手段が取られる。更に積
極的に、プログラム制御により、電算機システムの運転
中にも一定時間間隔で記憶装置の内容を順次読み出して
チェックする所謂”パトロール”動作が行われる。

従来の記憶装置の一例を第２図に示す。本例によると記
憶装置２には通常プリント板ユニット構造をとる記憶ユ
ニット３がｎ枚、コネクタに挿入されることにより実装
されている。ここに端子Ａはアドレス入力端子、端子り
はデータ出力端子である。処理表置工がデータを読みだ
すときはアドレスバス４に記憶アドレスを送出し、図示
していない読み出し指令を発信する。Ｎｏ、Ｉ〜Ｎｏ、
ｎの記憶ユニット３はアドレスバス４の、通常上位の桁
に指定されるユニット指定入力を解読し、自己がアドレ
スされていると判定すると、通常下位の桁に指定される
ユニット内アドレスを解読し、そのデータを読み出して
データバス５に送出する。データはデータバス５を経由
してチェック回路６でチェックを受ける。若しデータに
異常が発見されると、チェック回路６はエラー発生通知
信号７を処理装置１に送出し、また、ＥＣＣコードを使
用している時は訂正動作を実行する。

このようなシステムにおいて、記憶ユニット３の何れか
が抜き取られた状態でその記憶ユニットがアクセスされ
ると、その記憶ユニットよりの読み出しデータはデータ
バス５上ですべて０″になり、チェック回路６は恰も記
憶ユニ・７ト３に障害が発生したかの如く判定し、エラ
ー表示信号７を処理装置１に対して発信する。この動作
はパトロール動作に対しても同様な効果を表す。

〔発明が解決しようとする問題点〕

上記のように記憶装置に対するパトロール動作を常時実
行する電算機システムが、製造段階での各種の試験、或
いは障害復旧時の試験等において、記憶装置内の一部の
記憶ユニットを取り外した状態での運転を必要とする場
合がある。このような場合、パトロール動作が、記憶ユ
ニットの実装されていない記憶装置アドレスに到達する
と、上記説明したように、チェック回路６は恰も記憶ユ
ニットに障害が発生したかの如く判定し、処理装置に通
知し、プログラムがこれをシステムエラーとして処理す
ることがあるため、システムの停止等が頻繁に発生し、
試験の続行に支障を来すことが多く、これを防止する手
段が要求されていた。

〔問題点を解決するための手段〕

上記の問題点を解決するため本発明においては第１図に
その原理を示すように、記憶袋Ｗ２のデータチェック回
路に実装判定回路９を付加した。

データを読み出す場合処理袋Ｗ１よりアドレスバス４に
より複数の記憶ユニット３の内の一個が選択され、読み
出しデータはデータバス５上に出力され、使用する装置
に送出される前に読み出し誤りの有無がチェック回路６
によりチェックされる。チェックの結果データに誤りが
発見されるとエラー信号１１が発生し、処理装置１に対
してエラー発生通知７を送出する。

ここで本発明はエラー発生通知７の送出を制御する実装
判定回路９を設け、ｎ個の記憶ユニット各々より出力さ
れる実装表示信号８を計ｎ本、アドレスバス４、処理装
置１よりの試験モード指定信号１０をここにまとめ、処
理、判定を行い、試験モードにおいては、アドレスバス
４によりアドレスされた記憶ユニット３が実装されてい
ないユニットであれば処理装置１に対するエラー発生通
知７の送出を遮断する機能を持たせた。

〔作用〕

上記の如く、試験モードが指定されると、実装されてい
ない記憶ユニットが選択された時にチェック回路のエラ
ー発生通知発信を遮断する機能を持たせ、電算機の製造
段階での各種の試験、或いは障害復旧時の試験等におい
ては試験モードを指定しておくことにより、パトロール
動作が、実装されていない記憶ユニットのアドレスに到
達した場合に、例えデータバス上で読み出し誤りと判定
されることが有っても、処理装置へのエラー発生通知の
発信が遮断され、システムの停止等の発生を防止し、試
験をスムースに続行可能とすることが可能となる。

〔実施例〕

第１図に本発明による記憶装置の原理を示す。

読み出しを行う場合、処理装置１よりアドレスバス４を
経由して記憶ユニット３　（Ｎｏ、１〜Ｎｏ、ｎ）の何
れか一個を指定するアドレス信号がアドレス入力端子Ａ
に入力し、データがデータバス５に出力され、チェック
回路６にてチェックを受ける動作は従来例と同様である
。本発明の骨子は実装判定回路９にある。実装判定回路
９にはｎ個の記憶ユニット３の端子により発信される１
本の実装表示信号８、アドレスバス４、処理装置よりの
試験モード指定信号１０、チェック回路よりのエラー信
号１１の各信号が入力する。

第３図に実装判定回路９の実施例の回路の詳細を示す。

アドレスバス４から入力するアドレス信号は記憶ユニッ
ト３の一個を指示すると同時にアドレスデコーダ２１に
入力し、記憶ユニット番号Ｎｏ、１〜Ｎｏ、ｎに対応す
る１本の線にデコードされ、ｎ個のアンド回路２２の一
方の端子に入力する。アンド回路２２の他の側の入力端
子には各記憶ユニット３（Ｎｏ、１〜Ｎｏ、ｎ）のに端
子より発信される実装表示信号８が、同一のユニット番
号に対応して入力する。その結果、ある記憶ユニットが
指示された時、実装表示信号が”１”即ち、その記憶ユ
ニットが実装されている時はアンド回路２２は１″を出
力し、この出力はオア回路２３を経由してアンド回路２
４に入力する。もし、アドレスバス４で指示された記憶
ユニット３が抜き取られていると実装表示信号８はＯ″
を示し、アンド回路２２の出力端子には”０”が現れる
。アンド回路２２の出力端子は全てオア回路２３に入力
されているので、上記の事態、即ちアドレスバス４が成
る記憶ユニットを指示した時に、その記憶ユニットから
実装表示信号が出て居ない状態が発生すると、オア回路
２３の出力には０”が現れる。アンド回路２４には上記
のオア回路２３の出力、処理装置より入力する試験モー
ド指定信号１０、チェック回路６の出力であるエラー信
号１１が入力している。従って、試験モードが指定され
た状態で、且つ、記憶ユニット３が実装されていない時
は、その記憶ユニットが選択された時には、エラー信号
１１力び１”を示してもアンド回路２４に出力が現れず
、オア回路２５の出力であるエラー発生通知７は発信さ
れない。しかし、実装表示信号８が”１”である時は、
エラー発生通知７は正常に発信されることは容易に理解
出来よう。かくして試験モードにおいては、実装されて
いない記憶ユニットをパトロールすることによるエラー
発生通知は抑制され、本発明の目的は達成される。　以
上は試験モードの場合の動作であるが、一般の運転状態
では試験モード指定信号１０が”０”になる。この場合
、アンド回路２４は出力が抑制され、アンド回路２７が
エラー発生通知７の発生に使われる。試験モード指定信
号１ｏは普通の運転状態では”０”を示し、この入力は
インバータ２６により反転され”１″となり、アンド回
路２７に入力する。この状態でエラー信号１１が１″に
なるとアンド回路２７の出力が１″となり、オア回路２
５を経由してエラー発生通知７が処理装置１へ発信され
、正常の動作が実行される。

〔発明の効果〕

本発明の実施により、常時パトロール動作を行う記憶装
置のチェック回路が必要以外の動作をすることにより試
験実施が妨害されるのを、試験モ−ドを指定することに
より防止することが可能となる。

【図面の簡単な説明】

第１図は本発明による記憶装置チェック回路の原理図で
ある。第２図は従来の記憶装置のチェック回路の一例である。第３図は本発明による実装判定回路９の詳細な実施例で
ある。図において、１は処理装置、２は記憶装置、３は記憶ユニット、４は
アドレスバス、５はデータバス、６はチ１１はエラー信
号、２１はアドレスデコーダ、２３．２５はオア回路、
２２．２４．２７はアンド回路、２６はインバータ回路
である。

Claims

【特許請求の範囲】実装表示信号（８）の発信機能を具備する複数個の記憶
ユニット（３）が、複数個のコネクタに実装され、処理
装置（１）より入力するアドレスバス（４）により該記
憶ユニット（３）の一個が選択され情報の入出力を実行
する記憶装置（２）であって、読み出し時にはデータバス（５）上の情報をチエック回
路（６）によりチエックし、誤りを検出することにより
エラー信号（１１）が発生した場合、エラー発生通知（
７）を該処理装置（１）に対して発信する機能を具備し
、該処理装置（１）より試験モード指定信号（１０）が発
信されている時に、該アドレスバス（４）により選択さ
れた該記憶ユニット（３）が実装されていない場合は該
エラー発生通知（７）の該処理装置（１）に対する発信
を遮断する機能を具備する実装判定回路（９）を有する
ことを特徴とする記憶装置のチエック回路。