JPS63211024A - デ−タプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データプロセッサに関し、例えば乗算機能
を持つマイクロプロセッサに利用して有効な技術に関す
るものである。

〔従来の技術〕

マイクロプロセッサにおける乗算は、加算の組み合わせ
から行われる。このような乗算方法に関しては、例えば
、ＣＱ出版社、昭和５８年９月１５日発行ｒマイクロコ
ンビエータの内部構造と機械語Ｊ福永邦雄著、頁１４７
〜頁１５０に述べられている。この乗算は、乗数及び被
乗数が８ビツトの場合、８回の繰り返し加算動作を必要
とするため演算動作が遅いという問題がある。そこで、
乗数の２ビツト又は３ビツト等のように複数ビットによ
る一様桁移動方式による乗算方法が提案されている（例
えば、社団法人発明協会昭和５６年４月１０日発行ｒ特
許からみたコンピュータシステム１頁３３６）、この−
橋桁移動方式では、例えば乗数を最下位桁から一様に２
ビツトづつグループ分けし、隣接する下位の桁との３ビ
ツトを対象として、被乗数の０〜３倍の部分積を順次加
算する。したがって、上記乗数及び被乗数が８ビツトの
場合、４回の加算動作によって乗算を行うことができる
。

〔発明が解決しようとする問題点〕

しかしながら、このような−橋桁移動方式においては、
上記部分積を形成する回路が複雑となり、また、上記部
分積に応じて桁数が増加するので、順次加算を行うため
被乗数と乗数が８ビツトであっても、９ビツトの入力を
持つ演算ユニットが必要になってしまう。

この発明の目的は、簡単な構成により乗算動作の高速化
を実現したデータプロセッサを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

（問題点を解決するための手段） 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、補数器により被乗数の補数を形成しておいて
、上記被乗数、その補数又は零を選択的に伝達するセレ
クタを介して算術演算ユニットの一方の入力に伝達し、
この算術演算ユニットの他方の入力には、その出力信号
をパラレルに受ける第１のシフタ及び第３のシフタを通
して伝達し、乗数を第２のシフタによって単位の演算に
必要な複数ビットの信号を符号拡張回路を介して正準リ
コーダに供給して上記セレクタ及び第１、第３のシフタ
の制御信号を形成して複数ビットに対応した部分積演算
を実行させる。

〔作　用〕

上記した手段によれば、セレクタやシフタを介して軍術
演算ユニットの入力信号を形成するので、被乗数及び乗
数のデータ長に対応した算術演算ユニットを用いて高速
乗算動作を実現できる。

〔実施例〕

第１図には、この発明が適用された算術論理演算部の一
実施例のブロック図が示されている。同図の各回路ブロ
ックは、特に制限されないが、公知の半導体集積回路の
製造技術によって、単結晶シリコンのような１個の半導
体基板上において形成される。

この実施例では、特に制限されないが、被乗数及び乗数
は８ピントのデータとされる。被乗数はレジスタ１に取
り込まれる。このレジスタ１の出力信号は、補数器に供
給され、ここで補数が形成される。この補数と上記乗数
及びデータ０は、セレクタによって選択的に算術演算ユ
ニット（ＡＬｔＪ）　４の一方の入力に供給される。同
図では、上記補数器とセレクタとが１つの回路ブロック
３によって示されている。

上記算術演算ユニット４の出力信号は、パラレルに第１
のシフタＡ５に供給される。このシフタＡ５の出力信号
は、パラレルに第３のシフタＣ７に供給され、これらの
シフタＡ５及びシフタＣ７を介して上記算術演算ユニッ
ト４の出力信号がその他方の入力に供給される。また、
乗数は第２のシフタＢ６に取り込まれる。上記セレクタ
及び各シフタＡ−Ｃは、８ビツトからなるものである。

上記シフタＢ６に取り込まれた乗数は、最下位ビットＬ
ＳＢから２ビツトを単位として隣接する上位１ビツトが
付加された合計３ビツトづつが符号拡張回路８に供給さ
れる。すなわち、後述するように、第１回目は０ないし
２の３ビツトが、第２回目は２ないし４の３ビツトのよ
うな組み合わせとされる。この符号拡張回路８からの３
ビツトの信号ＢＯないしＢ２は、正準リコーダ２に供給
される。正準リコーダ２は、上記信号ＢＯないしＢ２と
、前サイクルのキャリー出力Ｃｏｕｔをキャリー人力Ｃ
ｉｎとして受けて、データＸ１．Ｘ２及び−倍信号を形
成する。

正準リコーダ２は、上記出力信号ＸＩ、Ｘ２及び−の情
報ビットによって、上記シフタＡ５、シフタＣ７及びセ
レクタの制御信号を形成する０例えば、正準リコーダ２
はセレクタに対して択一的に伝達すべき上記被乗数、そ
の補数又はデータ０を指示する。また、正準リコーダ２
は、シフタＡ５に対して１ビツト又は２ビツトの右シフ
ト動作を指示し、シフタＣ７に対してはスルー又は１ビ
ツトの右シフト動作を指示する。

表−１ この実施例回路の乗算動作を、第２図に示した動作説明
図を参照して次に説明する。

第１回目の加算動作においては、シフタＢ６に供給され
た乗数のうち、最下位ビットしＳＢから３ビツトがパラ
レルに符号拡張回路８に供給される。この出力動作とと
もにシフタＢは、２ビツト右シフトされる０次の第２回
目の加算動作においては、上記シフタＢの２ビット右シ
フト動作により、下位３ビツトの信号は、２ないし４の
３ビツトの信号とされる。以下、同様に第３回目の加算
動作においては、４ないし６の３ビツトの信号とされ、
第４回目の加算動作のとき６ないし８の３ビツトの信号
とされる。ただし、この第４Ｂ！目の動作サイクルでは
、乗数が０ないし７の８ビツトからなるものであるので
、上記符号拡張回路によってビット８が付加される。な
お、データ長が１６ビツト等のように大きい場合、上記
の同様な組み合わせにより、上記信号ＢＯないしＢ２が
形成される。

上記各動作サイクルにおける符号拡張回路８の出力信号
ＢＯないしＢ２により、正準リコーダ２の変換信号Ｘ２
．ＸＩ及び−倍が０００なら、十〇の加算を行う、すな
わち、セレクタはデータＯを出力する。シフタＡ５を右
２ビツトシフトさせる。シフタＣ７は信号をスルーとす
る。すなわち、第１回目の加算動作なら、シフタＡにデ
ータＯがそのまま取り込まれる。第２回目以降の加算動
作なら、シフタＡの信号が右方向に２ビツトシフトされ
るのみである。

また、上記変換信号Ｘ２．ＸＩ及び−倍が０１０なら、
被乗数の加算を行う、すなわち、セレクタは被乗数を算
術演算ユニットの一方の入力に供給する。シフタＡ５に
保持された前の動作サイクルでの加算結果は、シフタＣ
を介して算術演算ユニット４の他方の入力に供給され、
その加算が行われシフタＡ５に取り込まれる。この演算
結果は右２ビツトシフトさせる。なお、第１回目の加算
動作なら、シフタＡに被乗数がそのまま取り込まれる。

また、上記変換信号Ｘ２．Ｘｌ及び−倍が１００なら、
×２倍の被乗数の加算を行う、すなわち、セレクタは被
乗数を算術演算ユニットの一方の入力に供給する。シフ
タＡ５に保持された前の動作サイクルでの加算結果は、
シフタＣを介して１ビツト右方向にシフトされ算術演算
ユニット４の他方の入力に供給される。このシフト動作
によりシフタＣ７の最下位ビットからはみ出した１ビツ
トの信号は、シフタＢの最上位ビットに取り込まれる。

上記のように前の加算結果が１ビツト右側にシフトされ
る結果、前の加算結果からみると上記被乗数が２倍（１
ビツトの桁上げ）されたのと同様になり、両者の加算結
果がシフタＡに取り込まれる。このとき、シフタＡは、
１ビツトの右シフトを行い上記シフタＢの最上位ビット
から供給する。これにより、シフタＢの上位２ビツトに
は、上記シフタＣからの１ビツトとシフタＡからの１ビ
ツトの信号が供給される。なお、第１回目の加算動作な
ら、シフタＡに被乗数がそのまま取り込まれ、その最下
位ビットにシフタＣ７からの０が付加され、それが１ビ
ツト右方向にシフトされる。

これによって、被乗数に対して、シフタＢの上位第２ビ
ツトを基準にして、２倍されたデータがシフタＡ及びシ
フタＢの最上位ビットに取り込まれることになる。

また、上記変換信号Ｘ２．ＸＩ及び−倍が０１１なら、
−１倍の被乗数の加算を行う、この加算動作は、上記セ
レクタが上記被乗数に代えて補数を選択して出力させる
ものであり、上記＋被乗数の加算同様である。

また、上記変換信号Ｘ２．ＸＩ及び−倍が１０１なら、
×２倍の被乗数の減算、言いかかるならば、−（×２倍
の被乗数）の加算を行う、すなわち、セレクタは前記被
乗数に代えて補数を算術演算ユニットの一方の入力に供
給する。シフタＡ５に保持された前の動作サイクルでの
加算結果は、シフタＣを介して１ビツト右方向にシフト
され算術演算ユニット４の他方の入力に供給される。こ
のシフト動作によりシフタＣ７の最下位ビットからはみ
出した１ビツトの信号は、シフタＢの最上位ビットに取
り込まれる。上記のように前の加算結果が１ビツト右側
にシフトされる結果、前の加算結果からみると上記補数
が２倍（１ビツトの桁上げ）されたのと同様になり、両
者の加算結果がシフタＡに取り込まれる。このとき、シ
フタＡは、１ビツトの右シフトを行い上記シフタＢの最
上位ビットから供給する。これにより、シフタＢの上位
２ビツトには、上記シフタＣからの１ビツトとシフタＡ
からの１ビツトの信号が供給される。なお、第１回目の
加算動作なら、シフタＡに補数数がそのまま取り込まれ
、その最下位ビットにシフタＣ７からの０が付加され、
それが１ビツト右方向にシフトされる。これによって、
補数に対して、シフタＢの上位第２ビツトを基準にして
、２倍されたデータがシフタＡ及びシフタＢの最上位ビ
ットに取り込まれることになる。

上記のような５種類の加算動作によって、２ビツトづつ
の一様桁移動方式による乗算動作が可能になる。すなわ
ち、２ビツト分、つまり被乗数の０ないし３倍の部分積
を順次加算して、２ビツトづつ桁移動する。そして、上
記２ビツトに付加された上位１ビツトの信号を参照して
、上記のようなコード変換によって、３倍は４倍−１倍
とし処理する。すなわち、そのステップでは一１倍の処
理を行い、４倍（２ビツトシフト動作）の処理を次のス
テップにより行う、同様に、２倍も４倍−２倍とし処理
する。このようにすることによって、上記８ビツトの乗
数と被乗数との乗算を４回の動作サイクルにより実現で
きる。

また、算術演算ユニット２には、被乗数若しくはその補
数、又はデータ０が供給されるものであること、及び算
術演算ユニットの出力側にシフタを設けて、他方の入力
を供給するものであるので、常に８ビツトのデータ長の
信号が算術演算ユニットに供給できる。

また、シフタＡの演算結果をシフタＣを介してシフト又
はスルーすることによって算術演算ユニットに他方の加
算データを供給すること、及び上記のように±２倍の被
乗数の加算とき、シフタＣの１ビツトのシフト動作によ
りはみ出した１ビツトの信号をそのまま加算結果の最下
位ビットとしてシフタＢに供給する等により、データの
伝達経路を簡略化することにより、いっそうの高速化を
図るものである。

また、上記符号拡張回路を付加することにょうて、符号
付数（２の補数）と符号無数（絶対値表示数）の区別を
ほとんどすることなく、すなわち、符号無数を正の符号
付数として扱うことによって、上記のような乗算を行う
ことができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）補数器により被乗数の補数を形成しておいて、上
記被乗数、その補数又は零を選択的に伝達するセレクタ
を介して算術演算ユニットの一方の入力に伝達し、この
算術演算ユニットの他方の入力には、その出力信号をパ
ラレルに受ける第１のシフタＡ及び第３のシフタＣを通
して伝達し、乗数を第２のシフタＢによって単位の演算
に必要な複数ビットの信号を符号拡張回路を介して正準
リコーダに供給して上記セレクタ及び第１、第３のシフ
タＡ、ＣのＭｒＢ信号を形成して複数ビットに対応した
部分積演算を実行させることにより、セレクタやシフタ
Ａ、Ｃを介して算術演算ユニットの入力信号を形成する
ので、被乗数及び乗数のデータ長に対応した算術演算ユ
ニットを用いて一様桁移動方式による高速乗算動作を実
現できるという効果が得られる。

（２）±２倍の加算動作のとき、シフタＣを１ビツトシ
フトさせるとともに、そのはみ出した最下位ビットを加
算結果として利用することによってデータの伝播経路の
短縮化が図られる。これによって、上記（１）の相俟っ
ていっそうの動作の高速化を図ることができる。

（３）乗数を受けるシフタからの演算動作に必要な複数
ビットの単位の信号を符号拡張回路に供給することによ
って、符号無数と符号付数を区別することなく、乗算を
行うことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、第３図に示すよ
うに、乗数をレジスタ１０にセットし、その出力をシフ
タＤ９に供給し、このシフトＤ９の出力を一方において
上記正準リコーダ２に供給し、他方において上記レジス
タ！Ｏに供給するものであってもよい、上記乗数のレジ
スタ１０とシフタＤ９のループによって乗数が順次シフ
トされる。ただし、上記シフタＤ９は、符号付数の乗算
のときには算術シフタ、つまりシフト入力は最上位ビッ
トＭＳＢとされ、符号無数の乗算のときは論理シフタ、
つまりシフト入力はＯとされる。他の構成及び動作は、
上記第１図に示した実施例と同様である。

前記被乗数及び乗数は、１６ビツト等から構成されるも
のであってもよい、この場合には、上記のデータ長に合
わせて、算術演算ユニットやシフタのビット長が設定さ
れる。また、上記シフタＢに代えて、上記シフタＡに縦
列接続される別のシフタを設けるものであってもよい。

この発明は、上記算術演算ユニットにより乗算を行わせ
るデータプロセッサとして広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば・下記の通りである
。すなわち、補数器により被乗数の補数を形成しておい
て、上記被乗数、その補数−又は零を選択的に伝達する
セレクタを介して算術演算ユニットの一方の入力に伝達
し、この算術演算ユニットの他方の入力には、その出力
信号をパラレルに受けるシフタＡ及びシフタＣを通して
伝達し、乗数をシフタＢによって単位の演算に必要な複
数ビットの信号を符号拡張回路を介して正準リコーダに
供給して上記セレクタ及びシフタＡ。

Ｃの制御信号を形成して複数ビットに対応した部分積演
算を実行させることにより、被乗数及び乗数のデータ長
に対応した算術演算ユニットを用いて一様桁移動方式に
よる高速乗算動作を実現できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その部分積加算動作を説明するための図、 第３図は、この発明の他の一実施例を示すブロック図で
ある。 １・・レジスタ（被乗数）、２・・正準リコーダ、３・
・補数器＆セレクタ、４・・算術演算ユニット、５・・
シフタＡ、６・・シフタＢ、７・・シフタＣ１８・；符
号拡張回路、９・・シフタＤ１１０・・レジスタ（乗数
） 第１図 第　２　図 ５Ｂ 一―−−＋＋１−−−−− トーーーＨ１月 ）−−ｅ　２困 ２−′ 、−′ Ｉ′ 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、被乗数を受ける補数器と、上記被乗数、その補数又
   は零を伝達するセレクタと、上記セレタクの出力信号が
   一方の入力に供給される算術演算ユニットと、この算術
   演算ユニットの出力信号を受ける第１のシフタと、上記
   第１のシフタの出力信号を受け、上記算術演算ユニット
   の他方に入力に信号を伝える第３のシフタと、乗数を受
   ける第２のシフタと、この第２のシフタから単位の演算
   に必要な複数ビットの信号を受ける符号拡張回路と、こ
   の符号拡張回路の出力信号を受けて、上記セレクタ及び
   第１、第３のシフタの制御信号を形成して複数ビットに
   対応した部分積演算を実行させる正準リコーダとを含む
   ことを特徴とするデータプロセッサ。 ２、上記第１のシフタの最下位ビットからの信号はその
   シフト動作に従って第２のシフタの最上位ビットにシリ
   アルに伝えられ、上記第１及び第２のシフタから乗算結
   果を得ることを特徴とする特許請求の範囲第１項記載の
   データプロセッサ。