JPS63213082A - 二次元レジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、図形処理用のプロセッサなどで利用される二
次元レジスタに関するものである。

従来の技術 従来、図形処理用のプロセッサでは、図形の回転などを
含む各種の処理をシフトレジスタとソフトウェアによっ
て実現している。

発明が解決しようとする問題点 上記従来の図形処理用のプロセッサでは、図形の９０度
回転や１８０度回転など比較的単純な処理についてもシ
フトレジスタと汎用のソフトウェアで実行しているので
、処理に時間がかかるという問題がある。

特に、縦書き文字と横書き文字間の回転操作のように多
量のデータについてしかも比較的顧繁に処理が必要とな
る装置では、処理時間が長引くということは大きな問題
となる。

発明が解決しようとする問題点 上記従来技術の問題点を解決するための本発明の二次元
レジスタは、直交Ｘ、Ｙ平面内に配列されると共にそれ
ぞれ１ビットのデータを保持する記憶セル群と、この記
憶セル群の±Ｘ、±Ｙのうちのいずれかの配列方向に沿
ってそれぞれに１ビットのデータを書込み、あるいはそ
れぞれから１ビットのデータを読出すアクセス手段とを
備えている。

作用 本発明の二次元レジスタによれば、記憶セル群への書込
み方向と読出し方向の組合せを選択するという極めて簡
単な操作により時計廻りと反時計廻りのそれぞれの方向
に図形を９０度、１８０度、２７０度だけ回転させると
いう回転処理を極めて短時間で実行することができる。

また、書込み方向と読出し方向の組合せの選択は、ソフ
トウェアあるいはレジスタの選択によるハードウェアで
実現することができる。

以下、本発明の更に詳細を実施例によって説明する。

実施例 第１図は、本発明の一実施例に係わる二次元レジスタの
構成を示すブロック図であり、これは図形処理プロセッ
サのＣＰＵの内部に形成されている。

図中、ｌは記憶セル群、２はＸセレクタ、３はＹセレク
タ、４は並列／直列変換回路、５は直列／並列変換回路
、６はデータ線である。

記憶セル群１は、直交Ｘ、Ｙ方向に４行、４列に配列さ
れた総計１６個のセルＳｌｌ〜Ｓ４４から構成されてい
る。セルＳｌｌ〜Ｓ４４のそれぞれは、データ線６上に
出力された１ビットのデータを新たに保持したり、保持
中の１ビットのデータをデータ線６上に出力したりする
。並列／直列変換回路４は、記憶セルに１ビットずつ書
込まれる４ビットの並列データを直列データに変換しつ
つデータ線６上に出力する。直列／並列変換回路５は、
記憶セルからデータ線６上に出力された直列データを４
ビットの並列データに変換しつつ出力する。

Ｘセレクタ２とＹセレクタ３は、それぞれＸアドレス線
Ｘ１〜Ｘ４とＹアドレス線Ｙ１〜Ｙ４の一つに選択的に
ハイ信号を出力することにより、１６個の記憶セルのう
ち１ビットのデータを書込みあるいは読出そうとする一
つを各アドレス線の交点において選択する。なお、記憶
セル群３１１〜３４４には、図示しないリード／ライト
信号線によって読出し／書込みモードのうちの一方が一
斉に指定される。

Ｘセレクタ２とＹセレクタ３は、それぞれのアドレス線
群へのハイ信号の出力順序の組合せにより、±Ｘ方向と
±Ｙ方向を含む４種の配列方向の一つに沿う１ビットの
データの書込み／読出しを制御する。このように、記憶
セル群への書込み方間と読出し方向の組合せを選択する
ことにより時計廻りと反時計廻りのそれぞれの方向に対
する９０度、１８０度、２７０度の３種の図形の回転処
理が極めて簡単な操作のもとで短時間で実現される。

第２図は、記憶セル群１にその＋Ｘ方向に沿って総計１
６ビットのデータを１ビットずつ書込む動作を、アドレ
ス線Ｘ１〜Ｘ４とＹ１〜Ｙ４上へのハイ信号の出力順序
によって説明する波形図である。

まず、アドレス線Ｙ１がハイに立上げられ、この間にア
ドレス線Ｘ１〜Ｘ４が順次ハイに立上げられてゆくこと
により、第３図に示す４ビットの並列データ（ａｌ、ａ
２．ａ３．ａ４）が、それぞれ並列／直列変換回路４と
データ線６を経て第１行目の４個の記憶セルＳｌｌ、３
２１．Ｓ３１゜Ｓ４１に順次保持されてゆく。なお、第
４図で斜線を付して示すビットは“１′であることを意
味し、その他のビットは“０″であることを意味する。

次に、アドレス線Ｙ２がハイに立上げられ、この間にア
ドレス線Ｘｌ−Ｘ４が順次ハイに立上げられてゆくこと
により、第３図に示す４ビットの並列データ（ｂｌ、ｂ
２．ｂ３．ｂ４）のそれぞれが記憶セル３１２．Ｓ２２
．３３２．Ｓ４２に順次保持されてゆく。

以下同様にして、アドレス線Ｙ３．Ｙ４がハイに立上げ
られ、それぞれの間にアドレス線Ｘ１〜Ｘ４が順次ハイ
に立上げられてゆくことにより、並列データｃｌ−Ｃ４
１ｄｌ〜ｄ４のそれぞれが記憶セル３１３〜Ｓ４３．３
１４〜Ｓ４４内に順次保持されてゆく。

第４図は、上述のようにして記憶セル群１内に保持され
た１６ビットのデータを＋Ｙ方向に１ビットずつ読出す
動作を、アドレス線Ｘ１〜Ｘ４とＹ１〜Ｙ４上へのハイ
信号の出力順序によって説明する波形図である。

まず、アドレス線Ｘ１がハイに立上げられ、この間にア
ドレス線Ｙ１〜Ｙ４が順次ハイに立上げられてゆくこと
により、第５図に示すように、１列目の４個の記憶セル
３１１．Ｓ１２，３１３゜Ｓ１４内に保持中の４ビット
のデータが次々にデータ線６上に読出され、直列／並列
変換回路５を経て４ビットの並列データ（ａｌ、ｂｌ、
ｃｌ。

ｄ１〕として出力される。次に、アドレス線Ｘ２がハイ
に立上げられ、この間にアドレス線Ｙ１〜Ｙ４が順次ハ
イに立上げられてゆくことにより、４個の１ビットデー
タａ２．ｂ２．ｃ３．ｄ２が２列目の記憶セルＳ２１，
３２２，３２３，３２４から順次読出されてゆく。

以下同様にして、アドレス線Ｘ３．Ｘ４がハイに立上げ
られ、それぞれの間にアドレス線Ｘ１〜Ｘ４が順次ハイ
に立上げられてゆくことにより、４個ずつの１ビットデ
ータａ３〜ｄ３．ａ４〜ｄ４のそれぞれが３列目、４列
目の記憶セル３３１〜３３４，３４１−３４４から順次
読出されてゆこの結果、書込み前の並列データ（第３図
）と読出し後の並列データ（第５図）のそれぞれにおい
て斜線を付したビット“１″の配置を比較してみれば明
らかなように、書込み前のデータが時計廻りに９０度回
転したものが読出しデータとして得られる。

上述の書込み／読出しの順序を逆にして＋Ｙ方向に書込
んだデータを＋Ｘ方向に読出せば、データを反時計廻り
に９０度回転させることができる。

以下、同様にして、±Ｘ、±Ｙ方向への書込み／読出し
を組合せることにより、データを時計廻りと反時計廻り
のそれぞれの方向に９０度、１８０度、２７０度回転さ
せることができる。

説明の便宜上、記憶セル群をＸ方向とＹ方向のそれぞれ
に４個ずつ配列する構成を例示したが、一般には、各方
向にそれぞれ必要に応じた２以上の適宜な個数を選択す
ることができる。

発明の効果 以上詳細に説明したように、本発明の二次元しく８） ジスタはＸ、Ｙ方向に配列され１ビットのデータを保持
する記憶セル群と、±Ｘ、±Ｙのうちの一つの配列方向
に沿ってそれぞれに１ビットのデータを書込み／読出す
アクセス手段を備える構成であるから、記憶セル群への
書込み方向と読出し方向を組合せるだけの極めて簡単な
操作のもとて時計廻りと反時計廻りのそれぞれの方向に
９０度、１８０度、２７０度の図形の回転処理を実行す
ることが可能になり、処理時間が大幅に短縮されるとい
う効果が奏される。

【図面の簡単な説明】

第１図は本発明の一実施例の二次元レジスタの構成を示
すブロック図、第２図は上記二次元レジスタへのデータ
書込み動作の一例を説明するための波形図、第３図は上
記書込み前のデータの配列を示す概念図、第４図は上記
二次元レジスタがらのデータ読出し動作の一例を説明す
るための波形図、第５図は上記読出し後のデータの配列
を示す概念図である。 １・・・Ｘ、Ｙ二次元方向に配列された記憶セル群、２
・・・Ｘセレクタ、３・・・Ｙセレクタ、４・・・直列
／並列変換回路、５・・・並列／直列変換回路、６・・
・データ線。 特許出願人　日本電気ホームエレクトロニクス株式会社

Claims (1)

【特許請求の範囲】
1. 直交Ｘ、Ｙ平面内に配列されると共にそれぞれ１ビット
   のデータを保持する記憶セル群と、この記憶セル群の±
   Ｘ方向、±Ｙ方向のいずれかの配列方向に沿ってそれぞ
   れに１ビットのデータを書込み、あるいはそれぞれから
   １ビットのデータを読出すアクセス手段とを備えたこと
   を特徴とする二次元レジスタ。