JPS63217428A - 情報処理システムのリトライ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は情報処理システムにおいて、プロセッサの実行
要求に対する否定応答が出力されたとき前記プロセッサ
に再度同一の実行要求を出力すべき旨のリトライ要求を
与えるリトライ要求手段を制御する装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。また論理もしくはレベル“旧ｇｈ”、“Ｌｏ
−”、“１″、“０′は単に“Ｈ′″ＩＩ　Ｌ　ｓ、“
１”。 “０″と記すものとする。

【従来の技術】

−ａに情報処理システムにはリトライ機能が具備されて
おり、このシステム内に障害が発生したとき、その障害
の動作にかかわる。プロセッサよりの当初の正規の実行
要求をあらかじめ定めた回数（リトライ回数設定値）だ
けプロセッサより再出力（リトライ）させて、その間に
障害が回復すればプロセッサには異常処理に移行させず
、現在の処理を継続させるという方式が採られている。 第４図に、従来技術におけるリトライ制御装置の概略の
ブロック回路図を、第５図に第４図のリトライ制御部内
の詳細の回路構成を示す。 第４図において、プロセッサ１から例えばバス上の図外
のデバイス（スレーブプロセッサなど）へバス転送の要
求が送られると、該デバイスからはＡＣＫ　（肯定）応
答３１かＮＡＫ　（否定）応答３２かのいずれかの応答
が返ってくる。そこでリトライ制御部２はＮＡＫ応答３
２が返ってきた場合、該応答３２の連続の回数かリトラ
イ回数設定値以内であれば、プロセッサ１にリトライ要
求３３を出力する。これによりプロセッサ１はバス転送
の要求を再出力（リトライ）する。もしこのリトライを
リトライ回数設定値だけの回数連続して繰り返したにも
かかわらずＡＣＫ応答３１が得られない場合には、リト
ライ制御部２は、プロセッサ１にリトライ失敗３４を出
力し、プロセッサ１に対し異常処理ルーチンの起動を促
す。 次にリトライ制御部２の構成と動作を第４図をもとに説
明する。カウンタ２１は“Ｈ′″のパルスとしてのＮＡ
Ｋ応答３２の回数を計数しその計数値２１ａを出力する
もので、このカウンタ２１はＮＡＫ応答３２が立下がる
時点で＋１され、またＡＣＫ応答３１の入力時点でリセ
ットされる。 コンパレータ２２はあらかじめスイ・ノチ２２で設定さ
れていたリトライ回数設定値５０とカウンタ２１の出力
計数値２１ａを比較する。連続したＮＡＫ応答３２の回
数（つまり計数値２１ａ）が前記リトライ回数設定値５
０以下の場合には、コンパレータ２２の比較出力２２ａ
は“Ｌ″、従ってＮＯＴ素子２５の出力信号２５ａは“
Ｈ”となるため、“Ｈ”のＮＡＫ応答３２の出力のつど
、ＡＮＤゲート２４１を介し、ｗ　Ｈｍのリトライ要求
３３がプロセッサ１へ出力される。 またカウンタ２１の計数値２１ａがリトライ回数設定値
５０を越えた場合にはコンパレータ２２の比較出力２２
ａはＨ”となり、“Ｈ”のＮＡＫ応答３２によってＡＮ
Ｄゲート２４２を介し、１Ｈ″のリトライ失敗３４がプ
ロセッサ１に出力される。 たとえば、スイッチ２３の設定値（リトライ回数設定値
５０）が３のとき、３回目のＮＡＫ応答３２が来たとき
カウンタ２１の出力計数値２１ａはまだ２であるので、
リトライ要求３３が出力され、その（３回目の）ＮＡＫ
応答３２が立下がったときカウンタ２１の出力計数値２
１ａが３になり、コンパレータ２２から“Ｈ”の比較出
力（一致信号）２２ａが出力され、これによりＮＯＴ素
子２５を介しＡＮＤゲート２４１からのリトライ要求３
３の出力を禁止し、他方ＡＮＤゲート２４２からリトラ
イ失敗３４が出力可能なようにする、そして４回目のＮ
ＡＫ応答３２が来たとき、つまりその立上がりでＡＮＤ
ゲート２４２からリトライ失敗３４が出力される。

【発明が解決しようとする問題点】

しかしながら、前記のリトライ制御装置では、リトライ
回数設定値が全アドレス空間において一定であるため、
■データ転送の対象となるデバイスが未実装となってい
るアドレス領域（未実装領域とも略す）への誤った転送
、つまりリトライの必要のない転送に対しても、■リー
ドリセットレジスタへのリードアクセス等リトライが有
害となるアドレス領域への転送に対しても、■オペレー
ティングシステム内のエラーがシステム運用に重大な影
響を与える転送に対しても、また■ユーザプログラム（
アプリケーションプログラム）内のエラーがシステム運
用にそれほど重大な影響を与えない転送に対しても、す
べて同一のリトライ回数となる。すなわち、リトライを
行い、システムの安全性を高めているとはいっても、効
率的にリトライが行われているとはいえないという問題
点があった。 例えばユーザプログラムが馬って前記未実装領域をアク
セスしたとき、無応答エラーを検出するまで一般に長い
時間を必要とし、さらにこの検出　　　　−に基づ＜Ｎ
ＡＫ応答３２によってリトライが複数回繰返されるため
、無応答エラーが確定されるまでに、かなり時間が経過
してしまう。そのため緊急を要する割込みが発生したと
き、その処理に移行するまでに思わぬむだ時間が入り、
システム運用上重大な問題を発生させる。また常時、こ
のむだ時間を考慮しておく必要があるため、プロセッサ
１の処理能力が低下する等の問題点があった。 本発明の目的はアクセス対象ごとに最適なリトライ回数
を設定できるリトライ制御装置を提供することにより、
前記の問題点を解決することにある。

【問題点を解決するための手段】

前記問題点を解決するために本発明の装置は、「プロセ
ッサ（１など）よりの実行要求に呼応して肯定応答（Ａ
　ＣＫ応答３１など）または否定応答（ＮＡＫ応答３２
など）が出力される情報処理システムであって、 前記否定応答が連続してリトライ回数設定値（５０など
）に達するまでは、前記否定応答の出力のつど、前記プ
ロセッサへ再度、同一の前記実行要求を出力すべき旨の
リトライ要求（３３など）を与えるリトライ要求手段（
リトライ制御部２Ａなど）を備えた情報処理システムに
おいて、 複数の前記リトライ回数設定値を記憶するリトライ回数
設定値記憶手段（リトライ回数設定メモリ４２など）と
、 前記システムの立上りの初期において、前記プロセッサ
がアクセスするアドレスの所定領域ごとの前記リトライ
回数設定値を前記リトライ回数設定値記憶手段に記憶さ
せるリトライ回数設定値入力手段（セレクタ４３など）
と、 前記実行要求の出力の際、該実行要求の宛先のアドレス
が属する前記アドレス領域に対応する前記リトライ回数
設定値を、前記リトライ回数設定値記憶手段から読出し
前記リトライ要求手段に与えるリトライ回数設定値出力
手段（セレクタ４３゜４４など）と、を備えたｊものと
する。

【作　用】

リトライ回数設定値記憶手段はプロセッサのアドレス空
間の所定領域（アドレスブロック）ごとのリトライ回数
設定値を記憶する。 リトライ回数設定値入力手段はプロセッサのイニシャル
処理時に、前記記憶手段ヘリトライ回数設定値を記憶さ
せ、 リトライ回数設定値出力手段はプロセッサが通常処理に
移った際、プロセッサが出力する実行要求の宛先のアド
レスに対応するリトライ回数設定値を前記記憶手段から
読出してリトライ要求手段に与える。

【実施例】

以下第１図〜第３図に基づいて本発明の詳細な説明する
。第１図は本発明の一実施例としての概略構成を示すブ
ロック回路図で第４図に対応する。第２図は同じくリト
ライ回数設定メモリの構成を示す図、第３図は同じ（第
１図におけるリトライ制御部２Ａとリトライ回数設定レ
ジスタ４との細部構成を示すブロック回路図で第５図に
対応する。 第１図では第４図に対しリトライ制御部が２Ａが置換わ
り、かつ、リトライ回数設定レジスタ４が付加されてい
る。そして該レジスタ４から一前記すトライ制御部２Ａ
ヘリトライ回数設定値５０が入力されるようになってい
る。 リトライ回数設定レジスタ４内には後述のようにリトラ
イ回数設定値を記憶するリトライ回数設定メモリ４２が
あるが第２図はこのメモリ４２の構成を示す。 即ちこの設定メモリ４２はリトライ回数設定値５０をそ
れぞれ１個づつ記憶するＮ個の個別メモリ４２ｊ　（但
しｊは各個別メモリの番号を表わす添字でｊ＝１〜Ｎと
する）からなり、その該個別メモリ４２ｊのアドレスは
ＡＭｊ（但しこのｊも前記と同じ添字でｊ＝１〜Ｎであ
る）であるものとする。 この各リトライ回数設定値５０はプロセッサ１がアクセ
スするアドレス空間の所定の領域（アドレスブロック）
毎に、従ってこの例ではプロセッサ１が出力するアドレ
ス信号３５の上位側の所定ビットからなる上位アドレス
信号３５ａの各々毎に１つづつ対応して記憶設定される
ものとし、簡単のためこの上位アドレス信号３５ａの各
値は個別メモリアドレスＡＭｊの各値にそれぞれ等しい
ものとする。 従っていまプロセッサ１が出力したアドレス信号３５の
一部から取出された前記上位アドレス信号３５ａの値、
つまり個別メモリアドレスＡＭｊにより個別メモリ４２
ｊが選択され、その中に格納されていたリトライ回数設
定値５０がこの場合のプロセッサ１の実行要求に対応す
るリトライ回数設定値として決定されるものである。 次に第３図の構成と動作を説明しつつ、第１図の動作を
説明する。リトライ制御部２Ａは、コンパレータ２２に
対して新たにリトライ回数設定レジスタ４から出力され
るリトライ回数設定値５０が与えられる点板外は第５図
と同じである。 次にリトライ回数設定レジスタ４において、セレクタ４
３はその切換用入力ＳＥＬ、従ってレジスタ選択信号４
１を“１′″とすることによって、個別メモリアドレス
信号ＡＭｊを選択し、他方前記切換用入力ＳＥＬ、従っ
てレジスタ選択信号４１を“０”とすることによって、
上位アドレス信号３５ａを選択し、それぞれリトライ回
数設定メモリ４２に与える。 ここで個別メモリアドレス信号ＡＭｊは、プロセッサ１
が直接、リトライ回数設定メモリ４２内の各個別メモリ
４２ｊを゛アクセスの対象とし、該メモリ４Ｈ中にリト
ライ回数設定値５０を書込む際のアドレス信号である。 他方、上位アドレス信号３５ａは前述の説明から判るよ
うに、通常処理の際、プロセッサ１が出力するアドレス
信号３５、従って該アドレス信号３５でアクセスされる
デバイスへの処理要求に対応するアドレス回数設定値５
０をリトライ回数設定メモリ４２から読出す際に前記ア
ドレス信号３５の上位ビット側から取出される信号であ
る。 またセレクタ４４は、その切換用入力ＳＥＬを“ｌ”と
することによって、スイッチ２３の設定値としてのリト
ライ回数設定値５０を選択し、他方、該切換用入力ＳＥ
Ｌを“０”とすることによってリトライ回数設定メモリ
４２から読出されたリトライ回数設定値５０を選択し、
それぞれコンパレータ２２に与える。 ここでスイッチ２３によって設定されるリトライ回数設
定値５０は、プロセッサｌのイニシャル処理時（システ
ム立上げ時）において、リトライ回数設定メモリ４２へ
のリトライ回数設定値５００Å力（記憶）が行われるま
での間に、誤ったリトライ回数設定値５０がコンパレー
タ２２に送られるのを防ぐために使用されるリトライ回
数設定値である。 設定有効フラグ６は、プロセッサ１から任意にセット、
リセットできるレジスタで、前記のイニシャル処理時、
前記スイッチ２３側のリトライ回数設定値５０をコンパ
レータ２２に送るために用意されている。 イニシャル処理時、まずシステム一括のリセット信号に
より、設定有効フラグ６はリセットされ、これによりＮ
ＯＴ素子２５２．　ＯＲゲート２６１を介しセレクタ４
４への選択切換用入力ＳＥＬが“１″となり、スイッチ
２３で設定されているリトライ回数設定値５０がコンパ
レータ２２に与えられる。 このイニシャル処理時において、次にプロセッサ１はリ
トライ回数設定メモリ４２への初期設定を行う、レジス
タ選択信号４１はプロセッサ１がリトライ回数設定メモ
リ４２をアクセスしていることを示す信号で、同メモリ
４２の書込み信号となる。またそのとき前述のように個
別メモリアドレス信号ＡＭｊがセレクタ４３を介しリト
ライ回数設定メモリ４２に与えられて個別メモリ４２ｊ
へのアクセスが行われ、同時に、該個別メモリ４２ｊへ
書込むべきリトライ回数がデータ信号３６としてバッフ
ァ４５を介し前記リトライ回数設定メモリ４２に与えら
れる。 このようにしてリトライ回数設定値メモリ４２への設定
が終了したのち、プロセッサｌは設定有効フラグ６をセ
ットすることにより通常処理に入る。 従ってプロセッサ１がアクセスするアドレス空間の所定
領域ごとに最適なリトライ回数設定値５０が選択できる
ようになる。

【発明の効果】

この発明によれば、プロセッサのアドレス空間の所定領
域ごとに、リトライ回数をプロセッサから任意に設定で
きるようにしたので、システムとしてリトライを有効に
利用できるようになる。また、プログラムを用いた設定
によりリトライを禁止することができるので、特殊な事
情（リードリセットレジスタ等、リトライにより正しい
データが出力できない場合、自己診断時等でエラー検出
能力を高めたい場合など）に応じて、リトライを禁止す
るための回路を新たに追加する必要がない。 またプロセッサが未実装領域をアクセスした場合に、無
応答エラーが確定するまでの時間を短くすることができ
、システムの一時的な処理能力低下を最小限に留めるこ
とができる等の効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例としての概略構成を示すブロ
ック回路図、第２図は同じくリトライ回数設定メモリの
構成を示す図、第３図は同じく第１図におけるリトライ
制御部とりドライ回数設定レジスタの細部構成を示すブ
ロック回路図、第４図と第５図はそれぞれ第１図と第３
図に対応する従来の回路図である。 １：プロセッサ、２Ａ：リトライ制御部、４：リトライ
回数設定レジスタ、２１：カウンタ、２２：コンパレー
タ、３１：ＡＣＫ応答、３２：ＮＡＫ応答、３３：リト
ライ要求、３４：リトライ失敗、３５ニアドレス信号、
３５ａ：上位アドレス信号、３６：データ信号、３７：
制御信号、４１：レジスタ選択信号、４２：リトライ回
数設定メモリ、４３，４４　　：セレクタ、５０：リト
ライ回数設定値、４２　ｊ　（４２１〜４２Ｎ）：個別
メモリ、ＡＭｊ：　　（ＡＭＩ〜ＡＭＮ）：個別メモリ
アドレス、（ＡＭｊ：個別メモリアドレス信第１　図 ３５：　　アトしスイ１号 オ　　２　図 第４図 、１５図

Claims (1)

1. 【特許請求の範囲】 １）プロセッサよりの実行要求に呼応して肯定応答また
   は否定応答が出力される情報処理システムであって、 前記否定応答が連続してリトライ回数設定値に達するま
   では、前記否定応答の出力のつど、前記プロセッサへ再
   度、同一の前記実行要求を出力すべき旨のリトライ要求
   を与えるリトライ要求手段を備えた情報処理システムに
   おいて、 複数の前記リトライ回数設定値を記憶するリトライ回数
   設定値記憶手段と、 前記システムの立上りの初期において、前記プロセッサ
   がアクセスするアドレスの所定領域ごとの前記リトライ
   回数設定値を前記リトライ回数設定値記憶手段に記憶さ
   せるリトライ回数設定値入力手段と、 前記実行要求の出力の際、該実行要求の宛先のアドレス
   が属する前記アドレス領域に対応する前記リトライ回数
   設定値を、前記リトライ回数設定値記憶手段から読出し
   前記リトライ要求手段に与えるリトライ回数設定値出力
   手段と、を備えたことを特徴とする情報処理システムの
   リトライ制御装置。