JPS63217430A - インサ−キツト・エミユレ−タ - Google Patents
インサ−キツト・エミユレ−タInfo
- Publication number
- JPS63217430A JPS63217430A JP62050803A JP5080387A JPS63217430A JP S63217430 A JPS63217430 A JP S63217430A JP 62050803 A JP62050803 A JP 62050803A JP 5080387 A JP5080387 A JP 5080387A JP S63217430 A JPS63217430 A JP S63217430A
- Authority
- JP
- Japan
- Prior art keywords
- target
- break
- target side
- during
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、インサーキット・エミュレータに関し、特に
エミュレータのブレーク中におけるリフレッシュコント
ロール出力に関するものである。
エミュレータのブレーク中におけるリフレッシュコント
ロール出力に関するものである。
［従来の技術］
従来よりマイクロプロセッサ応用機器のプリント板ボー
ド（ターゲットボード）に接続してそこに接続されるタ
ーゲット・マイクロプロセッサ（以下ターゲツトＣＰＵ
略称する）をエミュレーションしてターゲットＣＰＵの
動作を解析することのできるインサーキット・エミュレ
ータがある。
ド（ターゲットボード）に接続してそこに接続されるタ
ーゲット・マイクロプロセッサ（以下ターゲツトＣＰＵ
略称する）をエミュレーションしてターゲットＣＰＵの
動作を解析することのできるインサーキット・エミュレ
ータがある。
第５図はこの種のインサーキット・エミュレータの一例
を示す概念的構成図で、１はターゲットボード、２はコ
ンタクトプローブ、３はパーソナルＰＯＤ、４はエミュ
レータ本体である。インサーキット・エミュレータはタ
ーゲットボード１上のターゲットＣＰＵの代わりにコン
タクトプローブ２を介して接続することによって、その
ターゲットＣＰＵに代行するための道具であり、ターゲ
ットＣＰＵと全く同等の動作をすることが理想である・
従来、ユーザがプログラムの実行を所望の条件で停止さ
せたい場合には、ブレーク（ターゲットＣＰＵの動作に
割り込み等の信号をエミュレータ側から強制的に与え、
ターゲットＣＰＵから出力されるアクノリッジ信号を基
にエミュレータ側の制御プログラムを実行させるいわゆ
るアクティブ介入）操作によって、パーソナルＰＯＤと
呼ばれるプローブ上のＣＰＵ （ターゲットＣＰＵと同
じものが実装される）に接続するバスをターゲット側か
らエミュレータ本体側へ切り換え、必要なモニタプログ
ラムを走行させた後、ホールドして待機するようにして
いる。
を示す概念的構成図で、１はターゲットボード、２はコ
ンタクトプローブ、３はパーソナルＰＯＤ、４はエミュ
レータ本体である。インサーキット・エミュレータはタ
ーゲットボード１上のターゲットＣＰＵの代わりにコン
タクトプローブ２を介して接続することによって、その
ターゲットＣＰＵに代行するための道具であり、ターゲ
ットＣＰＵと全く同等の動作をすることが理想である・
従来、ユーザがプログラムの実行を所望の条件で停止さ
せたい場合には、ブレーク（ターゲットＣＰＵの動作に
割り込み等の信号をエミュレータ側から強制的に与え、
ターゲットＣＰＵから出力されるアクノリッジ信号を基
にエミュレータ側の制御プログラムを実行させるいわゆ
るアクティブ介入）操作によって、パーソナルＰＯＤと
呼ばれるプローブ上のＣＰＵ （ターゲットＣＰＵと同
じものが実装される）に接続するバスをターゲット側か
らエミュレータ本体側へ切り換え、必要なモニタプログ
ラムを走行させた後、ホールドして待機するようにして
いる。
［発明が解決しようとする問題点］′
しかしながら、内蔵リフレッシュコントローラを持った
ＣＰＵ、例えば日本電気製のμＰＤ７０２０８ （Ｖ２
Ｏ）あルイはμＰＤ７０２１６（Ｖ２Ｏ）のようなＣＰ
Ｕは、定期的にプログラムされた通りにリフレッシュサ
イクルを発生して、必要なストローブ信号１例えばリフ
レッシュ・リクエスト信号ＲＥＦＲＱ、メモリ・リード
信号ＭＲＤ、アドレス・ストローブ信号ＡＳＴＢ、アッ
パー・バス・イネーブル信号ＵＢＥ等を出力するように
なっている。このような内部コントローラによるリフレ
ッシュサイクルは、ＣＰＵがホールド（ＨＯＬＤ）中で
も自動的に発生する。
ＣＰＵ、例えば日本電気製のμＰＤ７０２０８ （Ｖ２
Ｏ）あルイはμＰＤ７０２１６（Ｖ２Ｏ）のようなＣＰ
Ｕは、定期的にプログラムされた通りにリフレッシュサ
イクルを発生して、必要なストローブ信号１例えばリフ
レッシュ・リクエスト信号ＲＥＦＲＱ、メモリ・リード
信号ＭＲＤ、アドレス・ストローブ信号ＡＳＴＢ、アッ
パー・バス・イネーブル信号ＵＢＥ等を出力するように
なっている。このような内部コントローラによるリフレ
ッシュサイクルは、ＣＰＵがホールド（ＨＯＬＤ）中で
も自動的に発生する。
ブレークによるＨＯＬＤ中ではエミュレータ本体側はバ
スを専有していて、自動的にＨＯＬＤの一時的解除を要
求するリフレッシュサイクルに対してＨＯＬＤ解除を許
可できないという問題があり、またターゲット側では内
部ＣＰＵがＨＯＬＤ中であることをモニタできないため
、エミュレータ側がＨＯＬＤ解除不可にも拘らずターゲ
ット側では一方的に定期的なリフレッシュサイクルを期
待しているといった矛盾が起こる。
スを専有していて、自動的にＨＯＬＤの一時的解除を要
求するリフレッシュサイクルに対してＨＯＬＤ解除を許
可できないという問題があり、またターゲット側では内
部ＣＰＵがＨＯＬＤ中であることをモニタできないため
、エミュレータ側がＨＯＬＤ解除不可にも拘らずターゲ
ット側では一方的に定期的なリフレッシュサイクルを期
待しているといった矛盾が起こる。
この点がエミュレータ設計上の課題となっていた。
本発明は、このような点に鑑みてなされたもので、ブレ
ーク中（アクティブ介入中）でもＣＰＵ内部から任意に
発生するリフレッシュサイクルを許可し、ターゲットか
ら見たリフレッシュコントローラ内蔵のＣＰＵの動作に
制約を与えないインサーキット・エミュレータを提供す
ることにある。
ーク中（アクティブ介入中）でもＣＰＵ内部から任意に
発生するリフレッシュサイクルを許可し、ターゲットか
ら見たリフレッシュコントローラ内蔵のＣＰＵの動作に
制約を与えないインサーキット・エミュレータを提供す
ることにある。
［問題点を解決するための手段］
このような目的を達成するために、本発明は、ブレーク
中前記ステータス信号をデコードしてリフレッシュ要求
サイクルに必要なストローブ信号をターゲット側へ送出
するストローブ信号出力コントロール回路を備え。
中前記ステータス信号をデコードしてリフレッシュ要求
サイクルに必要なストローブ信号をターゲット側へ送出
するストローブ信号出力コントロール回路を備え。
ブレーク中ターゲット・マイクロプロセッサはモニタプ
ログラムを実行しながらコマンド待ち状態で待機するダ
イナミックルーピングにあり、かつホールドリクエスト
ラインをターゲット側に開放してターゲット側からホー
ルドコントロールを行い得るようにしておくことを特徴
とする。
ログラムを実行しながらコマンド待ち状態で待機するダ
イナミックルーピングにあり、かつホールドリクエスト
ラインをターゲット側に開放してターゲット側からホー
ルドコントロールを行い得るようにしておくことを特徴
とする。
［作用］
本発明では、従来ブレーク中（アクティブ介入後）ホー
ルドして待機していた動作を、■常にモニタプログラム
を実行しながらコマンド待ち状態で待機するダイナミッ
クルーピング方式とし、■ブレーク中でもホールドリク
エストラインはターゲット側に開放して自由にターゲッ
ト側からホールドコントロールを行えるようにし、■ス
トローブ信号出力コントロール回路によりリフレッシュ
サイクルをモニタして、ブレーク中にターゲット・マイ
クロプロセッサに依存しないで発生したリフレッシュ要
求サイクルに対して特別に必要なストローブ信号をター
ゲット側へ出方できるようにしている。
ルドして待機していた動作を、■常にモニタプログラム
を実行しながらコマンド待ち状態で待機するダイナミッ
クルーピング方式とし、■ブレーク中でもホールドリク
エストラインはターゲット側に開放して自由にターゲッ
ト側からホールドコントロールを行えるようにし、■ス
トローブ信号出力コントロール回路によりリフレッシュ
サイクルをモニタして、ブレーク中にターゲット・マイ
クロプロセッサに依存しないで発生したリフレッシュ要
求サイクルに対して特別に必要なストローブ信号をター
ゲット側へ出方できるようにしている。
これによりブレーク中でもリフレッシュ動作が正常に行
われる。
われる。
［実施例］
以下図面を参照して本発明の詳細な説明する。
本発明は特にパーソナルＰＯＤにおける構成に特徴があ
り、したがってその部分の実施例につき詳しく説明する
。第１図はそのパーソナルＰＯＤの構成図である。図に
おいて、１０は内蔵リフレッシュコントローラを持った
ターゲットＣＰＵであり、特にここではＣＰＵのステー
タス情報が外部から観測できるように構成された評価用
チップ（エバリュエーショ・チップが使用される。１１
はターゲットＣＰＵｌ０に対しエミュレータ側からブレ
ークを行うに必要な制御信号を与えるためのブレークコ
ントロール回路、１２はリフレッシュサイクルにターゲ
ット側へ必要なストローブ信号を送出するためのストロ
ーブ信号出力コントロール回路、１３はターゲットＣＰ
Ｕｌ０からターゲット側へ必要なＩ１０コントロール信
号を発生するためのＩ１０コントロール回路、１４はタ
ーゲットＣＰＵＩ Ｏからの各種のタイミングを検出し
てエミュレータ側に送るためのタイミング検出回路、１
７はターゲット側およびエミュレータ側に対し必要なア
ドレスやデータを転送するためのバス、１５および１６
は双方向性バッファである。
り、したがってその部分の実施例につき詳しく説明する
。第１図はそのパーソナルＰＯＤの構成図である。図に
おいて、１０は内蔵リフレッシュコントローラを持った
ターゲットＣＰＵであり、特にここではＣＰＵのステー
タス情報が外部から観測できるように構成された評価用
チップ（エバリュエーショ・チップが使用される。１１
はターゲットＣＰＵｌ０に対しエミュレータ側からブレ
ークを行うに必要な制御信号を与えるためのブレークコ
ントロール回路、１２はリフレッシュサイクルにターゲ
ット側へ必要なストローブ信号を送出するためのストロ
ーブ信号出力コントロール回路、１３はターゲットＣＰ
Ｕｌ０からターゲット側へ必要なＩ１０コントロール信
号を発生するためのＩ１０コントロール回路、１４はタ
ーゲットＣＰＵＩ Ｏからの各種のタイミングを検出し
てエミュレータ側に送るためのタイミング検出回路、１
７はターゲット側およびエミュレータ側に対し必要なア
ドレスやデータを転送するためのバス、１５および１６
は双方向性バッファである。
なお、工／○コントロール回路１３、タイミング検出回
路１４、双方向性バッファ１５．１６およびバス１７に
ついてはインサーキット・エミュレータにおける一般的
な構成要素であり、その動作および作用効果についても
従来のものと何等変わるものではなく、加えてその機能
や動作については本発明に密接に関係しないので、ここ
では特に詳しくは説明しない。
路１４、双方向性バッファ１５．１６およびバス１７に
ついてはインサーキット・エミュレータにおける一般的
な構成要素であり、その動作および作用効果についても
従来のものと何等変わるものではなく、加えてその機能
や動作については本発明に密接に関係しないので、ここ
では特に詳しくは説明しない。
このような構成における動作を次に説明する。
ブレークの制御はエミュレータ本体側の信号に基づきブ
レークコントロール回路１１を介してターゲットＣＰＵ
のＴＢＩ、ＴＢＯの端子から介入して行われ、ターゲッ
トＣＰＵＩ Ｏからブレークモニタ信号をＢＲＡＫによ
って得る。通常ターゲット側へ向いているバスはブレー
ク中にはエミュレータ本体側へ切り換ねり、エミュレー
タ本体側に実装されているモニタプログラムが走行する
。なお、ブレーク中ターゲットＣＰＵは連続的にプログ
ラムを実行してダイナミックルーピング（詳細は後述す
る）をしており、バスホールド要求ＨＬＤＲＱおよびバ
スホールドアクノリッジＨＬＤＡＫがターゲット側に開
放されている。このため、エミュレータ本体側のモニタ
プログラムが走行中でも自由にＨＬＤＲＱを受は付ける
ことができ、任意のリフレッシュサイクルの欅入を許す
二とができる。
レークコントロール回路１１を介してターゲットＣＰＵ
のＴＢＩ、ＴＢＯの端子から介入して行われ、ターゲッ
トＣＰＵＩ Ｏからブレークモニタ信号をＢＲＡＫによ
って得る。通常ターゲット側へ向いているバスはブレー
ク中にはエミュレータ本体側へ切り換ねり、エミュレー
タ本体側に実装されているモニタプログラムが走行する
。なお、ブレーク中ターゲットＣＰＵは連続的にプログ
ラムを実行してダイナミックルーピング（詳細は後述す
る）をしており、バスホールド要求ＨＬＤＲＱおよびバ
スホールドアクノリッジＨＬＤＡＫがターゲット側に開
放されている。このため、エミュレータ本体側のモニタ
プログラムが走行中でも自由にＨＬＤＲＱを受は付ける
ことができ、任意のリフレッシュサイクルの欅入を許す
二とができる。
ストローブ信号出力コントロール回路１２の一実施例を
第２図に示す。従来はターゲットＣＰＵから出力される
リード（ＲＤ）ないしライト（ＷＲ）等のストローブ信
号がブレーク中にターゲット側へ出力されないようにゲ
ート２２．２３によりマスクしていたが、本発明では図
示のようにこれにゲート信号を付加してリフレッシュサ
イクルにストローブ信号が出力されるようにしている。
第２図に示す。従来はターゲットＣＰＵから出力される
リード（ＲＤ）ないしライト（ＷＲ）等のストローブ信
号がブレーク中にターゲット側へ出力されないようにゲ
ート２２．２３によりマスクしていたが、本発明では図
示のようにこれにゲート信号を付加してリフレッシュサ
イクルにストローブ信号が出力されるようにしている。
ターゲットＣＰＵに評価用チップを使用したことにより
得られるＣＰＵステータス信号ＢＳ３゜ＢＳ２．ＢＳＩ
、ＢＳＯをデコードして（ここでは、ＢＳ３およびＢＳ
Ｉをインバータ２４．２６でそれぞれ反転し、他のステ
ータス信号はそのままとして、この４つの信号のアンド
をとる。この４つの信号が総べてＨＩＧＨである場合に
ゲート２７の出力はＬＯＷとなる。）、ＤＭＡ（ダイレ
クトメモリアクセス）リードまたはリフレッシュサイク
ルのステートをモニタし、レベルラッチ２８においてゲ
ート２７の出力をターゲットＣＰＵから出力されるアド
レス・ストローブＡＳＴＢ （アドレスをラッチするた
めの信号）を用いてラッチする。このラッチ出力をゲー
ト２２のゲート信号として使用する。
得られるＣＰＵステータス信号ＢＳ３゜ＢＳ２．ＢＳＩ
、ＢＳＯをデコードして（ここでは、ＢＳ３およびＢＳ
Ｉをインバータ２４．２６でそれぞれ反転し、他のステ
ータス信号はそのままとして、この４つの信号のアンド
をとる。この４つの信号が総べてＨＩＧＨである場合に
ゲート２７の出力はＬＯＷとなる。）、ＤＭＡ（ダイレ
クトメモリアクセス）リードまたはリフレッシュサイク
ルのステートをモニタし、レベルラッチ２８においてゲ
ート２７の出力をターゲットＣＰＵから出力されるアド
レス・ストローブＡＳＴＢ （アドレスをラッチするた
めの信号）を用いてラッチする。このラッチ出力をゲー
ト２２のゲート信号として使用する。
ブレーク中のターゲットＣＰＵＩ Ｏで実行されるモニ
タプログラムのダイナミックルーピングの動きを第３図
に示す。モニタプログラムエリアを走行してレジスタ退
避等を終了した後、プログラムはルーピングエリアへ飛
び込み、ポートのデータ（アクティブ介入における処理
コマンドが入力されたときはボートのデータが ”１″
に書き換えられる）を確認して（確認して、データが１
１１１１であった場合）ルーピング状態から脱出するま
での間ダイナミックにルーピングを続ける。
タプログラムのダイナミックルーピングの動きを第３図
に示す。モニタプログラムエリアを走行してレジスタ退
避等を終了した後、プログラムはルーピングエリアへ飛
び込み、ポートのデータ（アクティブ介入における処理
コマンドが入力されたときはボートのデータが ”１″
に書き換えられる）を確認して（確認して、データが１
１１１１であった場合）ルーピング状態から脱出するま
での間ダイナミックにルーピングを続ける。
この間、ターゲットからＨＯＬＤ要求を受けてもＣＰＵ
は常にプログラムを実行している状態であるから、いつ
でもバスホールドを許可してＨＯＬＤすることができる
。
は常にプログラムを実行している状態であるから、いつ
でもバスホールドを許可してＨＯＬＤすることができる
。
このような環境下にあって、ＣＰＵの都合で任意にリフ
レッシュサイクルが発生した場合、すなわちプログラム
実行中あるいはＨＯＬＤ中であっても、ｆＩ４図に示す
タイムチャートのようにリフレッシュサイクルは制御さ
れる。なお、Ｉ！４図のタイムチャートは、代表として
ＭＲＤ信号の出力コントロールの場合を例にとって示し
である。
レッシュサイクルが発生した場合、すなわちプログラム
実行中あるいはＨＯＬＤ中であっても、ｆＩ４図に示す
タイムチャートのようにリフレッシュサイクルは制御さ
れる。なお、Ｉ！４図のタイムチャートは、代表として
ＭＲＤ信号の出力コントロールの場合を例にとって示し
である。
ターゲットＣＰＵから出力されるステータスＢＳ３〜Ｂ
ＳＯは、第４図に示すようにＴ４サイクルの立ち上がり
に同期して始まり、Ｔ２の後縁まで続く。ここでゲート
２７によってステータスＢＳ３〜ＢＳＯをデコードした
信号をＡＳＴＢ信号によりラッチ２８でレベルラッチし
、ＡＳＴＢの前縁から次のバスサイクルのＡＳＴＢ１ｆ
＋縁までのゲート信号を得ることができる。この信号に
より、ブレーク中にゲートを開ける制御を行い、リフレ
ッシュサイクルのみＭＲＤ信号をターゲットへ出力させ
ることができる。
ＳＯは、第４図に示すようにＴ４サイクルの立ち上がり
に同期して始まり、Ｔ２の後縁まで続く。ここでゲート
２７によってステータスＢＳ３〜ＢＳＯをデコードした
信号をＡＳＴＢ信号によりラッチ２８でレベルラッチし
、ＡＳＴＢの前縁から次のバスサイクルのＡＳＴＢ１ｆ
＋縁までのゲート信号を得ることができる。この信号に
より、ブレーク中にゲートを開ける制御を行い、リフレ
ッシュサイクルのみＭＲＤ信号をターゲットへ出力させ
ることができる。
なお、ここではＭＲＤ信号の発生を例にとって示しであ
るが、ＭＲＤに限らずこれと同様に他のリフレッシュサ
イクルに出力されるストローブ信号についても本発明の
方式により制御することができる。
るが、ＭＲＤに限らずこれと同様に他のリフレッシュサ
イクルに出力されるストローブ信号についても本発明の
方式により制御することができる。
［発明の効果］
以上詳細に説明したように１本発明によれば。
内蔵リフレッシュコントローラを持ったＣＰＵに対する
エミュレータを構築する上で、ＨＬＤＲＱおよびＨＬＤ
ＡＫをユーザに開放し、任意に発生されるリフレッシュ
サイクルに全く制限を与えない構造が実現できる。
エミュレータを構築する上で、ＨＬＤＲＱおよびＨＬＤ
ＡＫをユーザに開放し、任意に発生されるリフレッシュ
サイクルに全く制限を与えない構造が実現できる。
第１図は本発明に係るインサーキット・エミュレータの
パーソナルＰＯＤの構成図、第２図はストローブ信号出
力コントロール回路の一実施例を示す構成図、第３図は
ブレーク中のモニタプログラムのダイナミックルーピン
グの動作を示すフロー、第４図はＣＰＵリフレッシュサ
イクルのタイミングチャート、第５図はインサーキット
°エミュレータの概念的構成図である。 １・・・ターゲットボード、２・・・コンタクトプロー
ブ、３・・・パーソナルＰＯＤ、４・・・エミュレータ
本体、１０・・・ターゲットＣＰＵ、１１・・・ブレー
クコントロール回路、１２・・・ストローブ信号出力コ
ントロール回路、１３・・・Ｉ１０コントロール回路、
１４・・・タイミング回路、１５．１６・・・双方向バ
ッファ、１７・・・アドレス・データ・バス、２１，２
２．２３，２７・・・ゲート、２４・・・バッファ、２
５゜２６・・・インバータ、２８・・・レベルラッチ。 代理人 弁理士 手沢 位動 アクｈプ リターン
パーソナルＰＯＤの構成図、第２図はストローブ信号出
力コントロール回路の一実施例を示す構成図、第３図は
ブレーク中のモニタプログラムのダイナミックルーピン
グの動作を示すフロー、第４図はＣＰＵリフレッシュサ
イクルのタイミングチャート、第５図はインサーキット
°エミュレータの概念的構成図である。 １・・・ターゲットボード、２・・・コンタクトプロー
ブ、３・・・パーソナルＰＯＤ、４・・・エミュレータ
本体、１０・・・ターゲットＣＰＵ、１１・・・ブレー
クコントロール回路、１２・・・ストローブ信号出力コ
ントロール回路、１３・・・Ｉ１０コントロール回路、
１４・・・タイミング回路、１５．１６・・・双方向バ
ッファ、１７・・・アドレス・データ・バス、２１，２
２．２３，２７・・・ゲート、２４・・・バッファ、２
５゜２６・・・インバータ、２８・・・レベルラッチ。 代理人 弁理士 手沢 位動 アクｈプ リターン
Claims (1)
- 【特許請求の範囲】 定期的にリフレッシュサイクルを発生し、必要なストロ
ーブ信号を出力するように構成されると共に、内部ステ
ータスが外部へ出力されるように構成されたターゲット
・マイクロプロセッサに対し、エミュレーションによっ
てその動作を解析することができるように構成されたイ
ンサーキット・エミュレータにおいて、 ブレーク中前記ステータス信号をデコードしてリフレッ
シュ要求サイクルに必要なストローブ信号をターゲット
側へ送出するストローブ信号出力コントロール回路を備
え、 ブレーク中ターゲット・マイクロプロセッサはモニタプ
ログラムを実行しながらコマンド待ち状態で待機するダ
イナミックルーピングにあり、かつホールドリクエスト
ラインをターゲット側に開放してターゲット側からホー
ルドコントロールを行い得るようにしておき、ブレーク
中でもリフレッシュ動作が正常に行われるようにしたこ
とを特徴とするインサーキット・エミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62050803A JPS63217430A (ja) | 1987-03-05 | 1987-03-05 | インサ−キツト・エミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62050803A JPS63217430A (ja) | 1987-03-05 | 1987-03-05 | インサ−キツト・エミユレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63217430A true JPS63217430A (ja) | 1988-09-09 |
Family
ID=12868935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62050803A Pending JPS63217430A (ja) | 1987-03-05 | 1987-03-05 | インサ−キツト・エミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63217430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138640A (ja) * | 1988-11-18 | 1990-05-28 | Sanyo Electric Co Ltd | デジタルシグナルプロセッサ開発支援装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161737A (ja) * | 1983-03-04 | 1984-09-12 | Hitachi Ltd | マイクロプロセツサシステム |
| JPS6120145A (ja) * | 1984-07-07 | 1986-01-28 | Iwatsu Electric Co Ltd | マイクロプロセツサ動作解析装置 |
-
1987
- 1987-03-05 JP JP62050803A patent/JPS63217430A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161737A (ja) * | 1983-03-04 | 1984-09-12 | Hitachi Ltd | マイクロプロセツサシステム |
| JPS6120145A (ja) * | 1984-07-07 | 1986-01-28 | Iwatsu Electric Co Ltd | マイクロプロセツサ動作解析装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138640A (ja) * | 1988-11-18 | 1990-05-28 | Sanyo Electric Co Ltd | デジタルシグナルプロセッサ開発支援装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970012145A (ko) | 데이타 프로세서와 그 작동 방법, 그 디버깅 작동 실행 방법 및 그 중단점 값 수정 방법 | |
| US7590774B2 (en) | Method and system for efficient context swapping | |
| US20160314053A1 (en) | Processor with Debug Pipeline | |
| US8370556B2 (en) | Multi-core data processor | |
| JPH05324348A (ja) | シングルチップマイクロコンピュータ | |
| US6877113B2 (en) | Break determining circuit for a debugging support unit in a semiconductor integrated circuit | |
| JPS63217430A (ja) | インサ−キツト・エミユレ−タ | |
| JPH07129456A (ja) | コンピュータシステム | |
| JPS61286956A (ja) | デ−タ処理装置 | |
| JPS63155254A (ja) | 情報処理装置 | |
| JP2520158B2 (ja) | ディジタルシグナルプロセッサのデバッグ方式 | |
| JPH0782447B2 (ja) | Ｄｍａデータ転送制御装置 | |
| KR940004578B1 (ko) | 슬레이브 보드 제어장치 | |
| JPH0411895B2 (ja) | ||
| JPH04199336A (ja) | マイクロコンピュータ | |
| KR100194263B1 (ko) | 고속데이타처리 시스템 | |
| JP2954006B2 (ja) | エミュレーション装置およびエミュレーション方法 | |
| JPH0445067Y2 (ja) | ||
| JP2585852B2 (ja) | バッファ制御方式 | |
| JPS62239242A (ja) | デバツク装置 | |
| JPH06324956A (ja) | データ処理装置 | |
| JPH04246764A (ja) | データ処理装置 | |
| JPH049344B2 (ja) | ||
| JPH0293971A (ja) | メモリアクセス回路 | |
| JPH04255035A (ja) | エミュレーションプロセッサのターゲットメモリへのアクセス方法 |